「first memory」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

A CA/CP section receives and decrypts the TS packet stored in the first TS buffer section, and also encrypts some of the decrypted TS packets for replication-protection in preparation for storage into the external memory device in case the first TS buffer section is full.例文帳に追加

ＣＡ／ＣＰ部は、第１ＴＳバッファ部に保存されたＴＳパケットを受信して解読し、また第１ＴＳバッファ部がフルになれば外部メモリ装置への保存に備えて複製防止のために解読されたＴＳパケットの一部を暗号化する。 - 特許庁

The specific processor 101 is provided with a ROM 102 as a memory for storing a first boot program and a first main program which are executed by the specific processor 101 and a second boot program and a second main program which are executed by the other processor 104.例文帳に追加

特定プロセッサ１０１は、特定プロセッサ１０１が実行する第１のブートプログラムと第１のメインプログラム及び他のプロセッサ１０４が実行する第２のブートプログラムと第２のメインプログラムを格納するメモリとしてＲＯＭ１０２を備える。 - 特許庁

When fault is detected in a prescribed first operation control function by self-diagnosing first and second acoustic reproducing units 20 and 30, a device code, a product code, and an error code are stored in a non-volatile memory 48 in a control unit 40.例文帳に追加

第１及び第２音響再生ユニット２０，３０にて自己診断が行われた結果、所定の第１動作制御機能に故障が検出されたときには、制御ユニット４０内の不揮発性メモリ４８に、デバイスコード、プロダクトコード、エラーコードが記憶される。 - 特許庁

A mask circuit 25 performs a first conversion processing to an error correction code generated based on the user data to be written in the user area and the error correction code to which the first conversion processing is performed is written in the redundant area of a flash memory 2.例文帳に追加

ユーザー領域に書込まれるユーザーデータに基づいて生成された誤り訂正符号に対してマスク回路２５が第１の変換処理を施し、第１の変換処理が施された誤り訂正符号をフラッシュメモリ２の冗長領域に書込む。 - 特許庁

A dummy layer is formed on an element separating area in a logical operation circuit by patterning a stopper layer and a first conductive layer in a memory area as well as the stopper layer and the first conductive layer in a logical operation circuit area.例文帳に追加

メモリ領域内のストッパ層と第１導電層とをパターニングするとともに、ロジック回路領域内のストッパ層と第１導電層とをパターニングすることにより、ロジック回路内の前記素子分離領域上にダミーゲート層を形成する。 - 特許庁

When the first rewritable signal FHVED is active, the first voltage supply control part 20D supplies high voltage generated by an internal power circuit (boosting circuit) 11 to a memory array 40D in the data area 10D.例文帳に追加

第１の電圧供給制御部２０Ｄは、第１の書換可能信号ＦＨＶＥＤが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をデータ領域１０Ｄのメモリアレイ４０Ｄに供給する。 - 特許庁

In a case where the focus detection area for adjusting the focus is a first-time AF area set in advance, an image in the first-time AF area within the subject image is used as a new template image, and the template image in the memory 19d is changed.例文帳に追加

そして、焦点調節を行う焦点検出エリアが予め設定した初回ＡＦエリアである場合に、被写体像の内の初回ＡＦエリアの画像を新しいテンプレート画像とし、メモリ１９ｄのテンプレート画像を変更する。 - 特許庁

The transponder receives a first RF frequency electromagnetic field and induces power to be able to address the information derived from a first frequency and then responds to generate a second RF frequency electromagnetic field having characteristics of data preserved in the memory.例文帳に追加

トランスポンダは第１ＲＦ周波数電磁界を受け、電力を誘導し、第１周波数由来の情報をアドレスすることができ、そして応答してメモリに保存されたデータの特性を有する第２ＲＦ周波数電磁界を発生させる。 - 特許庁

The control apparatus comprises: a control circuit 100 including a CPU 10, a CPU 20 having a flash memory 22 storing a first program with which the CPU 10 operates; and a ROM 33 storing a second program for causing the CPU 10 to read the first program.例文帳に追加

制御回路１００は、ＣＰＵ１０と、ＣＰＵ１０で動作させる第１のプログラムを記憶するフラッシュメモリ２２を有するＣＰＵ２０と、第１のプログラムをＣＰＵ１０に読み込ませる第２のプログラムを記憶するＲＯＭ３３とを有している。 - 特許庁

The 2nd circuit (80) is equipped with an address-specifiable memory (84) so as to selectively store the 2nd digital signal and also so as to give the 2nd variable delay to the 2nd digital signal by outputting the 2nd digital signal on a first-in first-out basis.例文帳に追加

第２の回路（８０）は、第２のディジタル信号を選択的に記憶するため、且つ第２のディジタル信号を先入れ先出し方式で出力して第２のディジタル信号に可変の第２の遅延を与えるためのアドレス指定可能なメモリ（８４）を備える。 - 特許庁

When the filter processing part 300 is arranged at the side of a preceding stage image processing part 20a, the second pass changeover part 802 issues a command to a FIFO(First In First Out) control part 804, so as to reduce a FIFO memory for the portion of one system to become unnecessary for a filter processing.例文帳に追加

第２パス切替部８０２は、フィルタ処理部３００を前段画像処理部２０ａ側に配置する際に、フィルタ処理に不要となる１系統分のＦＩＦＯメモリを削減するように、ＦＩＦＯ制御部８０４に指令を発する。 - 特許庁

The non-volatile memory device according to the embodiment comprises: a first wiring; a nanomaterial assembly layer provided on the first wiring and consisting of an assembly of a plurality of tiny conductors; and a second wiring provided on the nanomaterial assembly layer.例文帳に追加

実施形態に係る不揮発性記憶装置は、第１配線と、前記第１配線上に設けられ、複数の微小導電体が集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられた第２配線と、を備える。 - 特許庁

The information recording and reproducing device includes a memory cell, consisting of a recording layer which makes a transition reversibly between a first state having a predetermined resistance, when a voltage pulse is applied, and a second state having a resistance higher than that in the first state.例文帳に追加

情報記録再生装置は、電圧パルスの印加によって所定の抵抗値を持つ第１の状態とこの第１の状態よりも高い抵抗値を持つ第２の状態との間を可逆的に遷移する記録層からなるメモリセルを備える。 - 特許庁

The semiconductor device is provided with a first electrode pad 21 and a second electrode pad 22 to which the same signal is inputted, a memory circuit 23 to which signals are inputted from both of the first electrode pad 21 and the second electrode pad 22.例文帳に追加

各々に同じ信号が入力される第１電極パッド２１及び第２電極パッド２２と、第１電極パッド２１及び第２電極パッド２２の両方から信号が入力されるメモリ回路２３と、を備える半導体装置である。 - 特許庁

The data transfer device includes a buffer memory temporarily holding data transferred between a first system and a second system, so that data can be transferred even when the first system is in a cycle steal mode and the second system is in a burst mode.例文帳に追加

第１のシステムと第２のシステムとの間で転送されるデータを一旦保持するバッファメモリを備えているので、第１のシステムがサイクルスチールモード、第２のシステムがバーストモードでＤＭＡ転送を行う場合であっても、データの転送を行うことができる。 - 特許庁

The number of lateral pixels in a picture of pixel data of 4:2:2 is divided by '48' to obtain the first quotient, pixel data fetched with the lateral width of 48 pixels into a memory inside an IC is converted from 4:2:2 to 4:2:0 with the lateral width of 48 pixels the number of the first quotient times.例文帳に追加

４：２：２の画素データの画面の横ピクセル数を４８で割り算し、４８ピクセルの横幅でＩＣ内部のメモリに取り込んだ画素データを、その商の回数分だけ４８ピクセルの横幅で４：２：２から４：２：０への画素変換を行う。 - 特許庁

A third switch terminal 48 is mounted on the housing and has a pair of third contact parts 56a, 58a capable of engaging with the first and second contact parts of the first and second switch terminals, respectively, when a memory card is inserted into a card housing-space.例文帳に追加

第３のスイッチ端子がハウジングに取り付けられており、カード収容空間にメモリカードが差し込まれたときに、第１と第２のスイッチ端子の第１と第２の接触部とそれぞれ係合可能な１対の第３の接触部を備える。 - 特許庁

In a first IC 510 in an LED writing control circuit 502 of a writing section 500, a test pattern is formed, image data from an image memory section 301 and the test pattern formed in the first IC 510 are composed, and the composite pattern is lighted on an LED head 503.例文帳に追加

書込部５００のＬＥＤ書込制御回路５０２内の第１ＩＣ５１０にて、テストパターンを形成し、画像メモリ部３０１からの画像データと第１ＩＣ５１０で生成したテストパターンとを合成しＬＥＤヘッド５０３にて点灯させる。 - 特許庁

This memory card comprises a first clock signal generating means, transfers data read in synchronism with first clock signals generated by itself to a host computer, and write data transferred from the host computer is captured in synchronism with second clock signals supplied from the host computer.例文帳に追加

メモリカードは第１クロック信号発生手段を有し、自身から発生された第１クロック信号に同期して読出されたデータをホストに転送し、ホストから供給された第２クロック信号に同期してホストから転送された書込データを捕獲する。 - 特許庁

In a method of real time rendering of the volume data, first resolution of each block is determined by LOD (level of detail) control; and when a block with the first resolution does not exist in a main memory, a block with second lower resolution is prepared as a backup block.例文帳に追加

ボリュームデータの実時間レンダリング方法において、LOD制御によって各ブロックの第１の解像度を決定すると共に、第１の解像度のブロックが主メモリに存在しない場合に、より低い第２の解像度のブロックをバックアップブロックとして用意する。 - 特許庁

When it is judged in the second step that access is enabled, the second step is stopped, the first step is carried out concerning the memory, with which it is judged that access is enabled, and after the end of the first step, control is performed to return to the second step.例文帳に追加

前記第２工程においてアクセス可と判断した場合に、前記第２工程を中断して該アクセス可と判断したメモリについて第１工程を実施し、第１工程の終了後に前記第２工程に戻るように制御する。 - 特許庁

A rate dematching processing section 102 in matching with the detection independently applies rate dematching to the system bits, the first parity bits, and the second parity bits and stores the system bits, the first parity bits, and the second parity bits subjected to the rate dematching to an output memory 103.例文帳に追加

それに合わせてレートデマッチング処理部１０２はシステムビットと第１パリティビットと第２パリティビットとをそれぞれ独立にレートデマッチし、そのレートデマッチしたシステムビットと第１パリティビットと第２パリティビットとを出力メモリ１０３に格納する。 - 特許庁

Next, a difference between the first and the second output voltages (A, B) in the prescribed input voltage is read out in the first and the second input/output characteristics, stability and asymmetry of the SRAM transistors constituting the SRAM memory cell are determined.例文帳に追加

次に、第１および第２の入出力特性において、所定の入力電圧における第１および第２の出力電圧の差（Ａ，Ｂ）を読み出し、ＳＲＡＭメモリセルを構成するＳＲＡＭトランジスタの安定性と非対称性を判断する。 - 特許庁

A first DMA (direct access memory) processing part 54 transfers control data to a first control part by DMA means 54_-1 to 54_-n, and a second DMA processing part 56 transfers control data to a second control part 36 by DMA means 56_-1 to 56_-m.例文帳に追加

第１ＤＭＡ処理部５４は、ＤＭＡ手段５４_−１〜５４_−ｎにより第１制御部へ制御データを転送し、第２ＤＭＡ処理部５６はＤＭＡ手段５６_−１〜５６_−ｍにより第２制御部３６へ制御データを転送する。 - 特許庁

To provide a semiconductor memory which can ensure the value of coupling capacitance between a first conductive layer and a second conductive layer in the same cell while reducing stray capacitance between first conductive layers in respective cells adjacently arranged, and to provide its manufacturing method.例文帳に追加

隣接セルに配置された第一導電層間の浮遊容量を低減し、同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能な半導体記憶装置及びその製造方法を提供する。 - 特許庁

The control part 15 determines the operation state of the booster 12, selects the first or second threshold from the memory 16, based on the result, and controls the changeover of the operation state of the booster 12, based on the selected first or second threshold.例文帳に追加

制御部１５は、ブースタ１２の動作状態を判定し、その結果に基づきメモリ１６から第１の閾値又は第２の閾値のいずれかを選択し、選択した第１の閾値又は第２の閾値に基づいてブースタ１２の動作状態を切り替え制御する。 - 特許庁

The three dimensional configuration stored in the memory of a 3DCAD of a first body is read out so as to allow its volume V to be operated, and the weight M1g(=μVg) of the first body is operated so as to be obtained by multiplying its specific gravity μ to the aforesaid volume.例文帳に追加

３ＤＣＡＤのメモリ２３にストアされた第１物体の３次元形状を読出して、その第１物体の体積Ｖを演算し、比重μを掛算することによって第１物体の重量Ｍ１・ｇ（＝μ・Ｖ・ｇ）を演算して求める。 - 特許庁

The nonvolatile memory element comprises a first conductor 3 and a second conductor 5 arranged through an insulating film 4, and a connector 6 of phase transformation material for connecting the first conductor 3 and the second conductor 5 electrically.例文帳に追加

本発明の不揮発性記憶素子は、絶縁膜４を介して配置された第１導電体３と第２導電体５と、該第１導電体３と該第２導電体５とを電気的に接続する、相変化材料からなる接続体６とを備えている。 - 特許庁

In this semiconductor storage device, each of the memory cells includes a first and a second bit lines, a plurality of word lines, a first ferroelectric capacitor arranged between the first bit line and each of the word lines, a second ferroelectric capacitor arranged between the second bit line and each of the word lines.例文帳に追加

この半導体記憶装置においては、各々のメモリセルが、第１及び第２のビットラインと、複数のワードラインと、第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む。 - 特許庁

This start control method is a start control method for a plurality of first CPUs (Central Processing Units) 80, 81 sharing and executing start processing of a first OS (Operating System) 100, and a second CPU 82 executing start processing of a second OS 101, and sharing a main memory 20 with the first CPUs 80, 81.例文帳に追加

本発明にかかる起動制御方法は、第１のＯＳ１００の起動処理を分担して実行する複数の第１のＣＰＵ８０、８１と、第２のＯＳ１０１の起動処理を実行し、第１のＣＰＵ８０、８１とメインメモリ２０を共有する第２のＣＰＵ８２の起動制御方法である。 - 特許庁

The phase-change memory element includes a word line extended in one direction on a substrate, a first semiconductor pattern disposed on the word line, a node electrode disposed on the first semiconductor pattern, a Schottky diode formed between the first semiconductor pattern and the node electrode, and a phase-change resistor disposed on the node electrode.例文帳に追加

基板上に一方向に延伸しているワードラインと、ワードライン上に位置する第１半導体パターンと、第１半導体パターン上に位置するノード電極と、第１半導体パターンとノード電極との間に形成されたショットキーダイオードと、ノード電極上に位置する相変化抵抗体と、を備える半導体メモリ素子。 - 特許庁

When erasing information in the non-volatile semiconductor memory device, the semiconductor substrate 1 is made to be in a floating state, and a voltage having a first polarity is applied to the first diffusion region 2 or the second diffusion region 3, and a pulsing voltage having a second polarity which is the opposite polarity of the first polarity is applied to the gate electrode 7.例文帳に追加

不揮発性半導体記憶装置の消去時は、半導体基板１をフローティングの状態とし、第１の拡散領域２または第２の拡散領域３に第１の極性を持つ電圧を印加し、ゲート電極７に第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する。 - 特許庁

The data storage device having a memory cell connected between a plate line and a bit line is provided with a control circuit for setting the bit line to a first potential, and returning the potential of the bit line to the first potential during a period when the potential of the bit line is increased during the period when the potential of the plate line changes from a first potential to a second potential.例文帳に追加

プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、期間においてビット線の電位を第1電位に戻す制御回路を有する。 - 特許庁

A CPU & memory 24 sets the lighting time of a plurality of LEDs in a first light source based on sensor output measured at a first point near the first light source, and sets the lighting time of a plurality of LEDs at a second light source based on sensor output measured at a second point near the second light source.例文帳に追加

ＣＰＵ＆メモリ２４は、第１の光源の近傍の第１のポイントで測定されたセンサ出力に基づいて第１の光源の複数のＬＥＤの点灯時間を設定し、第２の光源の近傍の第２のポイントで測定されたセンサ出力に基づいて第２の光源の複数のＬＥＤの点灯時間を設定する。 - 特許庁

When the time of the clock section 2 is corrected from a first time of day with respect to a second time of day that is later than the first time of day, the controller refers to the memory unit 3, and detects the pieces of startup setting information set between the first time of day and the second time of day as the information exceeding startup setting.例文帳に追加

また、時計部２の時刻に対して、第一の時刻から、第一の時刻より後の時刻である第二の時刻へ補正が行う際に、記憶部３を参照して、第一の時刻と第二の時刻との間に設定されている起動設定情報を超過起動設定情報として検出する。 - 特許庁

The first node 100_2 comprises a first initialization processing part 22 for executing the predetermined initialization processing, and an execution status communication part 23 for sending the internal status (status information 40) of a memory changed by the predetermined initialization processing by the first initialization processing part 22 to the second node 100_1.例文帳に追加

第１のノード１００_２は、所定の初期化処理を実行する第１の初期化処理部２２と、第１の初期化処理部２２における所定の初期化処理によって変更されたメモリ内の状態（状態情報４０）を第２のノード１００_１に送信する実行状態通信部２３とを備える。 - 特許庁

The display controller is provided with a measurement part 215c measuring a first value of an input image signals, a memory part 215d storing first values and second values different from the first values of a plurality of image signals mutually different in type, and an input unit 215c to which a second value instructed by a user is inputted.例文帳に追加

表示制御装置は、入力映像信号における第１の値を測定する測定部２１５ｃと、互いに種類が異なる複数の映像信号における第１の値と該第１の値とは異なる第２の値を記憶したメモリ部２１５ｄと、使用者により指示された第２の値が入力される入力部２１５ｃとを有する。 - 特許庁

A memory system comprises: first and second memories (601 and 602) each of which stores information of a different attribute; third and fourth memories (611 and 612) for caching the stored information of the first and second memories, respectively; and a controller for controlling data transfer between the first and second memories and the third and fourth memories.例文帳に追加

互いに属性の異なる情報を格納する第１および第２のメモリ（６０１，６０２）と、これらの第１および第２のメモリの記憶情報をそれぞれキャッシュする第３および第４のメモリ（６１１，６１２）と、これらの第１および第２のメモリと第３および第４のメモリの間のデータ転送を制御するコントローラを備える。 - 特許庁

The correction value calculation section 23 of a synchronizing device 1 clocks the transmission delay time of a synchronizing signal with each of a plurality of central devices, determines a first correction value for setting transmission timing of an information signal to a first designation value stored in a designation value memory 25 on the basis of the clocked value and gives the first correction value to the relevant central device.例文帳に追加

同期装置１の補正値算出部２３は、複数の中央装置それぞれとの間で同期信号の伝送遅延時間を測定して、この測定値をもとに情報信号の送信タイミングを指定値メモリ２５に記憶された第１の指定値にするための第１の補正値を求め、当該中央装置に与える。 - 特許庁

While the reservation memory of the special pattern game with the first special pattern display device 4A is held, when the special pattern game being executed during the stoppage of the power supply is a loss, the first variable display start command is transmitted after the residual variable display time passes to display a display decoration pattern for initial display on the first image display device 5A.例文帳に追加

第１特別図柄表示装置４Ａによる特図ゲームの保留記憶があり、電力供給停止時に実行中の特図ゲームがハズレであれば、残りの可変表示時間が経過した後に第１可変表示開始コマンドを送信し、初期表示用飾り図柄を第１画像表示装置５Ａに表示する。 - 特許庁

The lighting cover has a structure in which a resin precursor with a plurality of first functional groups is three-dimensionally cross-linked by a linker having a plurality of second functional groups, forming a linking portion with the first functional groups, and contains a shape-memory resin for storing a first shape of a platy shape or a cubic shape.例文帳に追加

照明カバーは、複数の第１官能基を有する樹脂前駆体が、第１官能基と架橋部位を形成する複数の第２官能基を有するリンカーによって３次元架橋された構造を有し、平板形状又は立体形状の第１形状を記憶する形状記憶性樹脂を含む。 - 特許庁

To make it possible to boot a second arithmetic processing unit for operation even when operation abnormality occurs in a first arithmetic processing unit, in a configuration in which a program after initial boot for the second arithmetic processing unit is stored in first non-volatile memory connected to the first arithmetic processing unit.例文帳に追加

第２の演算処理装置用の初期起動後のプログラムを第１の演算処理装置に接続された第１の不揮発性メモリに格納するようにした構成において第１の演算処理装置に動作異常が発生した場合でも、第２の演算処理装置を起動させて動作を行わせることを可能にする。 - 特許庁

First, by the design profile of a writing high voltage, a first writing high voltage trimming value based on the design standard is decided (step S201), data are written by a voltage following the first writing high voltage trimming value (step S202), and the threshold voltage of the memory cell transistor after writing is measured (step S203).例文帳に追加

まず、書き込み用高電圧の設計プロファイルにより、設計規格に基づく第一の書き込み用高電圧トリミング値を決定し（ステップＳ２０１）、この第一の書き込み用高電圧トリミング値に従う電圧でデータの書き込みを行い（ステップＳ２０２）、書き込み後のメモリセルトランジスタのしきい値電圧を測定する（ステップＳ２０３）。 - 特許庁

The data control module receives a first signal and a second signal, selects at least one from the plurality of the image forming modules based on a time relation of the first alignment event of the first signal and the second alignment event of the second signal, and transmits the parts of the images stored in the plurality of the memory units.例文帳に追加

前記データ制御モジュールは第１信号及び第２信号を受信し、前記第１信号の第１アライメントイベントと前記第２信号の第２アライメントイベントとの時間的関係に基づいて、前記複数の画像形成モジュールから少なくとも一つ選択し、前記複数のメモリユニットに格納された画像の一部を送信する。 - 特許庁

A first negative voltage is applied to the first well region to induce a reverse bias higher than a junction withstand voltage between the first well region and the memory electrode near the second gate electrode, so that hot electrons can be injected into the charge storage region (6), and moreover the electrons can be injected into the charge storage region (6) from the well region.例文帳に追加

前記第１ウェル領域に第１負電圧を与え前記第２ゲート電極寄りのメモリ電極との間で接合耐圧以上の逆バイアス状態を形成してホットエレクトロンを電荷蓄積領域に注入可能にされ、また、エレクトロンをウェル領域から電荷蓄積領域に注入可能にされる。 - 特許庁