「first memory」に関連した英語例文の一覧と使い方(69ページ目) - Weblio英語例文検索

When a collision detection part 10 detects a state reading signal SR1 for reading a count value CNT of a counter 2 from a first device when a second device reads data from a FIFO memory 1, the collision detection part 10 outputs a value showing that the FIFO memory 1 is full to the first device regardless of the count value of the counter 2.例文帳に追加

衝突検出部１０では、第２の装置がＦＩＦＯメモリ１からデータの読み出しを行っているときに、第１の装置からカウンタ２のカウント値ＣＮＴを読み出すための状態読出信号ＳＲ１を検出した場合に、このカウンタ２のカウント値に拘らずＦＩＦＯメモリ１が満杯であることを示す値を第１の装置に出力する。 - 特許庁

In a keyless entry system 100, a CPU 154 of an ECU 150 and a CPU 124 of a remote control key 120 switch a function expression F1 defined in a first function expression data D1 recorded in a memory 126, and the function expression F1 defined in the first function expression data D1 recorded in a memory 156 to new function expressions F2, respectively.例文帳に追加

キーレスエントリシステム１００では、ＥＣＵ１５０のＣＰＵ１５４及びリモコンキー１２０のＣＰＵ１２４が、メモリ１２６に記録された第１関数式データＤ１に規定される関数式Ｆ１及びメモリ１５６に記録された第１関数式データＤ１に規定される関数式Ｆ１を、それぞれ新たな関数式Ｆ２に切り替える。 - 特許庁

Outputs of phase decision input circuits 28_2 and 30_2 having input outputs of phase decision registers 18_1 and 18_2 in synchronism with an exchanging clock are input to first and second memory read-on generating circuits 34_1 and 34_2 as the source signal generating means for memory read enable signals of first and second memories 26_1 and 26_2.例文帳に追加

位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。 - 特許庁

The controller has a first data transfer controller 11 which is connected to an external device, a second data transfer controller 12 which is connected to the nonvolatile memory, and a transfer arbiter 13 which controls data transfers to or from the buffer memory responding to transfer requests from the first and the second data transfer controllers.例文帳に追加

コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁

The first memory address corresponds the current address A plus the address offset M for a first circular buffer having an implied lower address boundary X and including addresses X through (X+L), and the second memory address corresponds the current address A plus the address offset M for a second circular buffer having an implied higher address boundary Y and including addresses Y through (Y-L).例文帳に追加

第１のメモリアドレスは、暗示下限アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バッファの現在アドレスＡ＋アドレスオフセットＭと一致し、第２のメモリアドレスは、暗示上限アドレス境界Ｙを有し、Ｙから（Ｙ—Ｌ）までのアドレスを含む第２の円環状バッファの現在アドレスＡ＋アドレスオフセットＭと一致する。 - 特許庁

An information processor 10 includes: a flash memory 25 for storing a program code and a first error correction code for correcting the reading error of the program code; an RAM 26 for storing the program code and the first correction code read from the memory 25; and a CPU 21 for executing a program code stored in the RAM 26.例文帳に追加

情報処理装置１０は、プログラムコードとこのプログラムコードの読み出し誤りを訂正するための第１の誤り訂正符号とを記憶するフラッシュメモリ２５と、このメモリ２５から読み出されたプログラムコード及び第１の誤り訂正符号を記憶するＲＡＭ２６と、このＲＡＭ２６に記憶されたプログラムコードを実行するＣＰＵ２１とを備えている。 - 特許庁

Then, in the case where the elapsed time from the data reception completion exceeds the prescribed time memorized in the memory unit 7, the CPU1 performs rewriting by adding (012345) being second identification information 22 immediately before a password (8624) being first identification information 21 memorized in the first memory unit 7a, as a rewriting unit 13.例文帳に追加

そして、ＣＰＵ１は、データ受信完了からの経過時間が記憶部７に記憶された所定の時間を超えていた場合には、書き換え部１３として、第１の記憶部７ａに記憶された第１の識別情報２１であるパスワード「８６２４」の直前に第２の識別情報２２である「０１２３４５」を付加することにより書き換えを行う。 - 特許庁

This nonvolatile memory device includes a lower side electrode 130 extending in a first direction, an upper side electrode 230 positioned in the upper part of the lower side electrode 130 while extending in a second direction intersecting the first direction, and a memory part 300 provided between the lower side electrode 130 and the upper side electrode 230 while using a metal oxide and a phase change material.例文帳に追加

第１の方向に延在する下側電極１３０と、下側電極１３０の上方に位置し、第１の方向と交差する第２の方向に延在する上側電極２３０と、下側電極１３０と上側電極２３０との間に設けられた金属酸化物や相変化材料を用いた記憶部３００と、を備える。 - 特許庁

The non-volatile semiconductor memory device includes a memory cell, having a self-aligned two-layer gate structure which includes a gate insulating film formed on a semiconductor substrate, a first conductor 3 serving as a floating gate layer, a second conductor 7 serving as a control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。 - 特許庁

A calculation unit 114 calculates communication quality between the own device and each of the plurality of first communication terminals 110 as a target terminal based on the strength stored in the memory 113 for the target terminal and the strength stored in the memory 113 for a first communication terminal 110 other than the target terminal.例文帳に追加

算出部１１４は、複数の第１通信端末１１０のそれぞれを対象端末として、対象端末について記憶部１１３に記憶された強度と、対象端末以外の第１通信端末１１０について記憶部１１３に記憶された強度と、に基づいて自端末と対象端末との間の通信品質を算出する。 - 特許庁

When writing data to a first storage medium is instructed by a host device 13-1, a cache memory managing unit of a primary data storage device 10-1 secures a cache area for storing designated data as write back data and a buffer area for transmitting the designated data to an auxiliary data storage device 10-2 in a first cache memory, and writes the data into each of them.例文帳に追加

正データ記憶装置１０-1のキャッシュメモリ管理部は、第１の記憶媒体へのデータの書き込みがホスト装置１３-1から指定された場合、指定されたデータをライトバックデータとして記憶するためのキャッシュ領域と、指定されたデータを副データ記憶装置１０-2に送信するためのバッファ領域とを第１のキャッシュメモリに確保しそれぞれにデータを書き込む。 - 特許庁

The read-out number n of one and the same subscanning direction address read out from a picture data memory 31 keeping the picture data is preliminarily set in a first count part 35, and when the first count part 35 counts the set number n, a signal 46 is transmitted to the subscanning direction address counter 40 and the subscnning direction address of the picture data memory 31 is advanced in steps.例文帳に追加

画像データを収容した画像データメモリ３１から、その同一副走査方向アドレスの読み出し回数ｎを予め第１カウント部３５に設定し、この第１カウント部３５が設定値ｎをカウントした時、信号４６を副走査方向アドレスカウンタ４０に発して前記画像データメモリ３１の副走査方向アドレスを歩進させる。 - 特許庁

The method includes receiving a message indicating the reception of the identifier from a second device and querying the first network interface to supply a program component with a list of identifiers generated by the first network interface and associated memory locations in the multiple network interface device memory.例文帳に追加

この方法では、第２のデバイスからの識別子の受信を知らせるメッセージを受信することを含み、第１のネットワークインタフェースによって生成された識別子のリストと、それら識別子に関連付けられた、複数ネットワークインタフェースを有するデバイスのメモリ中の記憶域とをプログラムコンポーネントに供給するように第１のネットワークインタフェースに問い合わせる。 - 特許庁

To provide a sense amplifier circuit in which read-out speed is high and power consumption is low by stabilizing a potential of a bit line and making to flow a second current being smaller than a first current in a bit line for a fixed time to read out data of a memory cell after making a first current to quickly flow through a memory cell connected to a bit line.例文帳に追加

ビット線に接続するメモリセルに対して第１の電流を急速に流した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第１の電流より小さい第２の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいセンスアンプ回路を提供する。 - 特許庁

A semiconductor storage device which operates using a first and second power supply voltages is equipped with; a memory cell MC which is supplied with the first power supply voltage; a wordline WL connected to the memory cell MC; and a decoder 15 which controls selection/non-selection of the wordline WL based on an address signal which has the second power supply voltage.例文帳に追加

第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、第１の電源電圧が供給されるメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、第２の電源電圧を有するアドレス信号に基づいて、ワード線ＷＬの選択／非選択を制御するデコーダ１５とを具備する。 - 特許庁

In an NAND type flash memory 1, respective control electrodes of a first selection transistor 22 of a plurality of memory cell units 20 adjoining in the extending direction of a data line 50 are united to form a first selection signal line 71, and respective control electrodes of a second selection transistor 23 are united to form a second selection signal line 72.例文帳に追加

ＮＡＮＤ型フラッシュメモリ１において、データ線５０の延在方向に隣接する複数個のメモリセルユニット２０の第１の選択トランジスタ２２の各々の制御電極を一体化し第１の選択信号線７１を構成し、第２の選択トランジスタ２３の各々の制御電極を一体化し第２の選択信号線７２を構成する。 - 特許庁

When a recording starting instruction is input, a television receiver 10 transmits a first instruction signal, instructing recording start to an HDD recorder 20 (recording device) and causes a FIFO memory to start recording and when a first notification signal from the HDD recorder, the television receiver starts transmitting the content data recorded in the FIFO memory to the HDD recorder.例文帳に追加

テレビジョン受像機１０は、記録開始の指示が入力された場合に、ＨＤＤレコーダ２０（記録機器）に対して記録開始を指示する第１指示信号を送信するとともにＦＩＦＯメモリに記録を開始させ、ＨＤＤレコーダから第１通知信号を受信した場合に、ＦＩＦＯメモリに記録されたコンテンツデータのＨＤＤレコーダへの送信を開始する。 - 特許庁

The disk storage device 1 having a flash memory 22 is configured so as to store, when continuous data are requested to be recorded on a disk medium 10, the first data for one track containing a start address of the requested data in the flash memory 22 and continuously writes the data from the next address to the first data to the last address data on a disk medium 10.例文帳に追加

フラッシュメモリ２２を有するディスクドライブ１おいて、ディスク媒体１０に記録すべき要求データが連続的データの場合に、要求データの先頭アドレスを含む１トラック分の最初のデータをフラッシュメモリ２２に格納し、最初のデータの次から最終アドレスまでのデータをディスク媒体１０上に連続して書き込む構成である。 - 特許庁

The controller has a first data transfer control section (11) which is connected to an external device, a second data transfer control section (12) which is connected to the nonvolatile memory, and a transfer arbiter (13) which controls data transfers to or from the buffer memory responding to transfer requests from the first and second data transfer control sections.例文帳に追加

コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁

In the memory device 410, a first step of detecting a sync_pulse SYNC_PULSE with the rising edge and the falling edge of the internal clock INTERNAL_CLK, a second step of transmitting the detection result of the sync pulse SYNC_PULSE to a memory controller 460, and a third step of tuning the timing of the command by the memory controller 460 are executed.例文帳に追加

メモリ装置４１０において、内部クロックＩＮＴＥＲＮＡＬ＿ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ＿ＰＵＬＳＥを検出する第１のステップと、シンクパルスＳＹＮＣ＿ＰＵＬＳＥの検出結果をメモリコントローラ４６０に伝達する第２のステップと、メモリコントローラ４６０がコマンドのタイミングをチューニングする第３のステップとが実行されることを特徴とする。 - 特許庁

In switching from the normal mode to a power saving mode, the route switching part 65 switches a first access route G1 to the external memory 34 to the second access routes G2, F2 in accordance with control of the control part 41 to switch an address space in which an address for the external memory 34 is mapped in the normal mode to an address space for the internal memory 44.例文帳に追加

経路切替部６５は、通常モードから省電力モードへの切替時に、制御部４１の制御に応じて、外部メモリ３４への第１アクセス経路Ｇ１を第２アクセス経路Ｇ２，Ｆ２に切替えることによって、通常モードにおいて外部メモリ用のアドレスがマッピングされていたアドレス空間を、内部メモリ用のアドレス空間に切替る。 - 特許庁

The semiconductor device 1 includes a nonvolatile memory core 10 including a nonvolatile memory, and a switch 20 for switching a power supply mode for supplying power to the nonvolatile memory core 10 between a first mode in which power is supplied from an external power supply and a second mode in which power is supplied from an accumulation device 31 used as a back-up power supply.例文帳に追加

半導体装置１は、不揮発性メモリを含む不揮発性メモリコア１０と、不揮発性メモリコア１０への電力供給のモードを、外部電源から電力供給を行う第１モードと、バックアップ電源として用いられる蓄電デバイス３１から電力供給を行う第２モードとで切り替えるスイッチ２０とを備えている。 - 特許庁

The non-volatile storage memory 100 comprises a memory cell including n (n is even number equal to or larger than 4) control gates 114 to 117 allocated in parallel between the first and second impurity diffusing domains 160a and 160b, provided in separation from a silicon substrate 102 and memory domains 106a to 106d respectively forming pairs with these control gates.例文帳に追加

不揮発性記憶素子１００は、シリコン基板１０２に離間して設けられた第１および第２の不純物拡散領域１６０ａおよび１６０ｂの間に並行配置されたｎ個（ｎは４以上の偶数）のコントロールゲート１１４〜１１７、およびそれらのコントロールゲートとそれぞれ対を成すメモリ領域１０６ａ〜１０６ｄを含むメモリセルを含む。 - 特許庁

The semiconductor integrated circuit device comprises a CPU 10, a first memory 30 having compressed data, a second memory 20 to which decompressed data of the compressed data is transferred, and a decompression controller 15 for decompressing the compressed data to generate the decompressed data, and the DMA controller 40 for transferring the decompressed data to the second memory without through the CPU.例文帳に追加

半導体集積回路装置は、ＣＰＵ１０と、圧縮データを有する第１のメモリ３０と、圧縮データの解凍データが転送される第２のメモリ２０と、圧縮データを解凍して解凍データを生成する解凍コントローラ５１を備え、解凍データを第２のメモリへＣＰＵを介さずに転送するＤＭＡコントローラ４０とを具備する。 - 特許庁

A parts feeding device 100 comprises a guide rail 1; a rectangular cylindrical cassette 9 capable of accumulating and storing a plurality of memory cards M; a first feeding claw 2 for discharging the memory cards M from a lower end discharging part 9a of the cassette 9 sequentially; a second claw 5 for feeding the memory cards M from a processing part 3 as a push-out mechanism; and a controller 12.例文帳に追加

部品供給装置１００は、ガイドレール１と、複数のメモリカードＭを積層収容可能な矩形筒状カセット９と、押し出し機構として、メモリカードＭをカセット９の下端排出部９ａから順次排出する第１の送りつめ２と、メモリカードＭを処理部３から送り出す第２の送りつめ５と、コントローラ１２とから構成される。 - 特許庁

When second and third ball entering occur during the performance of the main presentation, the reserved memory is performed, so as to start the variable displaying of the presentation patterns (first reserved presentation) concerning the reserved memory corresponding to the second ball entering and the variable displaying of the presentation patterns (second reserved presentation) concerning the reserved memory corresponding to the third ball entering.例文帳に追加

また、この本演出の実行中に２回目，３回目の入球が発生すると、保留記憶が行なわれ、２回目の入球に対応する保留記憶についての演出図柄の変動表示（第一の保留演出）や、３回目の入球に対応する保留記憶についての演出図柄の変動表示（第二の保留演出）が開始される。 - 特許庁

This semiconductor memory card includes: a plurality of semiconductor memory chips; a controller chip which controls the plurality of semiconductor memory chips; and a substrate mounted with the plurality of semiconductor chips on one surface and the controller chip mounted on the other surface corresponding to a position in which the external force of the first surface is concentrated.例文帳に追加

本発明の実施の形態に係る半導体メモリカードは、複数の半導体メモリチップと、前記複数の半導体メモリップを制御するコントローラチップと、一方の面に前記複数の半導体メモリチップが実装され、前記一方の面側の外力が集中する位置に対応する他方の面に前記コントローラチップが実装された基板と、を備える。 - 特許庁

Here, after setting the memory gate to be in a floating state by shifting a switch transistor SW1 from an ON state to an OFF state, the control circuit operates so as to supply a sixth potential which is higher than the second potential to the control gate to make the memory gate have a fifth potential which is higher than the first potential, thereby boosting the memory gate.例文帳に追加

ここで、スイッチトランジスタＳＷ１をＯＮ状態からＯＦＦ状態とすることによってメモリゲートをフローティング状態とした後、メモリゲートが第１電位よりも高い第５電位となるように、制御ゲートに第２電位よりも高い第６電位を供給するように制御回路を動作させることによって、メモリゲートをブーストする。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

An arithmetic processing unit, which comprises a plurality of vector pipelines 121 to 124 that exchange data with a data memory 2 comprising a plurality of simultaneously accessible memory blocks bank 0 to bank 3, specifies a stride access to the data memory using a first parameter that determines the data size of a basic pattern and a second parameter that determines the number of valid data items in the basic pattern.例文帳に追加

同時アクセス可能な複数のメモリブロックｂａｎｋ０〜ｂａｎｋ３を有するデータメモリ２との間でデータを遣り取りする複数のベクトルパイプライン１２１〜１２４を有する演算処理装置であって、前記データメモリに対するストライドアクセスを、基本パターンのデータサイズを決める第１パラメータと、該基本パターンにおける有効なデータ数を決める第２パラメータで規定する。 - 特許庁

When the value in the total reserved memory number counter is at least the previous value in the reserved memory number counter (Step S101C), the CPU determines that the number of reserved memory tends to increase, and selects a variation pattern from a first reduced variation pattern table in which the reduction time is set shorter than in a second reduced variation pattern table (Step S102A).例文帳に追加

合算保留記憶数カウンタの値が前回保留記憶数カウンタの値以上であるとき（ステップＳ１０１Ｃ）、ＣＰＵは、保留記憶数が増え勝手であると判定して、第２短縮変動パターンテーブルより短縮時間が短く設定されている第１短縮変動パターンテーブルから変動パターンを選択する（ステップＳ１０２Ａ）。 - 特許庁

The main process release process 40 operates while referring to the memory management information and process management information 14 managed by the operating system 10, and executes a free area deficiency wait step 41, a target process selection step 42, and a memory release step 43 first to release the memory allocated to a process selected in a target process selection step 42.例文帳に追加

メインメモリ解放プロセス４０は、オペレーティングシステム１０が管理するメモリ管理情報１３とプロセス管理情報１４とを参照しながら動作し、まず空き領域不足待ちステップ４１、ターゲットプロセス選択ステップ４２、メモリ解放ステップ４３を実行して、ターゲットプロセス選択ステップ４２で選択したプロセスに割り当てられたメモリを解放する。 - 特許庁

When image data to be processed in a second job are stored in a buffer memory 21 of the compression expansion unit 23 in use by a first job, a DMA controller 40 transfers the image data to a buffer memory 31 of the other compression expansion unit 33 not in use, and the compression expansion unit 33 of the buffer memory 31 is used to perform the second job.例文帳に追加

第１のジョブで使用中の圧縮伸張部２３のバッファメモリ２１に、第２のジョブで処理すべき画像データが格納されているとき、その画像データを、使用中でない他方の圧縮伸張部３３のバッファメモリ３１にＤＭＡコントローラ４０で転送し、そのバッファメモリの圧縮伸張部３３を使用して第２のジョブを実行する。 - 特許庁

This semiconductor memory comprises a memory cell, a comparison unit comparing a first level in accordance with a state stored by the memory cell with a reference level, and a dummy cell supplying a second level discriminating as that it is not set in the prescribed range when the comparison unit is compared with the reference level to the comparison unit.例文帳に追加

半導体記憶装置は、メモリセルと、メモリセルが記憶する状態に応じた第１のレベルを参照レベルと比較して第１のレベルが所定範囲に設定されているか否かを検出する比較ユニットと、比較ユニットが参照レベルと比較したときに所定範囲に設定されていないと判断する第２のレベルを比較ユニットに供給するダミーセルを含む。 - 特許庁

The output video signal of a video signal converter 4, the first field is stored through a switch circuit 72 into a memory 74 and fields after second one are supplied through a buffer memory 71 and the switch circuit 72 to the memory 74 for time waiting and written so as to deviate images corresponding to the value of a motion vector detected by a motion vector detector 33.例文帳に追加

ビデオ信号変換器４の出力ビデオ信号は、１フィールド目がスイッチ回路７２を通してメモリ７４に格納され、２フィールド目以降が時間合わせのためのバッファメモリ７１とスイッチ回路７２を介してメモリ７４に供給され、動きベクトル検出器３３で検出された動きベクトルの値に応じて、画像をずらすように書き込まれる。 - 特許庁

First switches 61, 72, and 73 supply the 1st voltage generated by the constant voltage generator circuit 71 to a 2nd bit line disposed close to a 1st bit line, the well where the memory cell array is formed, and the source line of the memory cell array, when reading the memory cell connected to the 1st bit line among the bit lines.例文帳に追加

複数の第１のスイッチ６１，７２，７３は、ビット線のうち第１のビット線に接続されたメモリセルから読み出し動作を行なう場合、第１ビット線に隣接して配置された第２のビット線と、メモリセルアレイが形成されたウェルと、メモリセルアレイのソース線に、定電圧発生回路７１により発生された第１の電圧を供給する。 - 特許庁

When a controller 2 receives the read command of a page from a host system 8, a control unit 4 reads the first parts P1a to Pna on pages P1 to Pn from the buffer memory 6 while the NAND type flash memory 3 is on standby due to relatively large latency of the NAND type flash memory 3, and transfers data to the host system 8.例文帳に追加

コントローラ２がホストシステム８からページの読み出し命令を受けると、制御部４は、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａを読み出して、ホストシステム８へデータ転送する。 - 特許庁

A second memory is extended in a memory extension connector 10, and if abnormality is generated when the elevator is controlled by the control program of a new version contained in the second memory 8, the elevator is controlled by returning to the control program of the old version contained in a first program 3 on a main board 6 with a program switching means 7.例文帳に追加

メモリ増設用コネクタ10に第２のメモリ８を増設し、それに組み込まれている新バージョンの制御プログラムによってエレベータを運行制御した場合に異常が発生すれば、プログラム切替え手段７によってメイン基板６上の第１のメモリ３に組み込まれている旧バージョンの制御プログラムに戻してエレベータを制御する。 - 特許庁

The apparatus comprises an input data memory 1, a pre- compaction layout former 2, a first compaction processor 3, a second compaction processor 4, a third compaction processor 5, a half-processed data memory 6, a channel width optimizing processor 7, a layout optimizing processor 8 and an output data memory 9 in addition to a controller 10 for controlling operation of the units 1-9.例文帳に追加

入力データ記憶部１、コンパクション前レイアウト生成部２、第１コンパクション処理部３、第２コンパクション処理部４、第３コンパクション処理部５、処理途中データ記憶部６、チャネル幅最適化処理部７、レイアウト最適化処理部８および出力データ記憶部９を備え、これらの動作は、制御部１０によって制御される構成となっている。 - 特許庁

An information processor comprises interruption issuing means for issuing a first interruption according to the input for an instruction of memory dump collection, reset process start means for issuing a second interruption to execute a program, which is arranged at an address indicated by a reset vector, according to the first interruption, and memory dump recording means for recording the memory dump in storage means in the process of the execution by the program, according to the second interruption.例文帳に追加

情報処理装置は、メモリダンプの採取指示の入力に応じ、第一の割り込みを発行する割り込み発行手段と、前記第一の割り込みに応じ、リセットベクタによって示されるアドレスに配置されているプログラムを実行させるための第二の割り込みを発行するリセット処理開始手段と、前記第二の割り込みに応じ、前記プログラムの実行過程においてメモリダンプを記憶手段に記録するメモリダンプ記録手段とを有する。 - 特許庁

This memory cell is composed of two MIS elements forming specific circuit in the memory cell circuit and a capacitor in which the first MIS element (QW11) and the second MIS element (QR11) formed above the former, further the either the source or drain of the first MIS element (QW11) is made function as the gate to the second MIS element (QR11) carrying a capacitor (CS11) thereby achieving a semiconductor random access memory device which is simplified. 例文帳に追加

特定のメモリセル回路を構成する２個のMIS素子と１個の情報蓄積用キャパシタとよりなるメモリセルを、第１のMIS素子（Qｗ11）と、この上に積み重ね形成され、かつ、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとした第２のMIS素子（QＲ11）と、第２のMIS素子（QＲ11）のゲート部分に寄生する容量（Cｓ11）とで構成しているので、複雑な素子構造をなくした半導体ランダムアクセスメモリ装置を達成できる。 - 特許庁

In the storage device, a connection interface connected to a host computer is installed, the connection interface connects a microcontroller to a memory, and the memory is divided into a hiding block, a first application program block, an unsecurity protection data block and a security protection data block to store an authentication program.例文帳に追加

ストレージデバイスはホストコンピューターに連接する連接インターフェースを設置し、連接インターフェースはマイクロコントローラーとメモリを連接し、メモリは隠れブロック、第一アプリケーションプログラムブロック、未機密保持データブロック、機密保持データブロックに分割されて認証プログラムを保存する。 - 特許庁

The internal memory can be arranged on a chip and can comprise at least one set of first buffer which is (i) optimum for movement compensation and (ii) used for storing at least one set of sub set of a reference frame, stored to the external memory of outside of a chip.例文帳に追加

内部メモリはチップ上に配置することができるとともに、（ｉ）動き補償に適し（ｉｉ）チップ外の外部メモリに格納された少なくとも１つの基準フレームのサブセットを格納するための少なくとも１つの第１のバッファを含むことができる。 - 特許庁

Since dummy cells of the first prescribed number being less than the number of memory cells of each bit line of the normal memory mat 10 are arranged in each bit line of the dummy mat 11, the dummy mat can be constituted by smaller size than the normal mat, thereby improving area efficiency.例文帳に追加

ダミーマット１１の各ビット線には、通常メモリマット１０の各ビット線のメモリセルの個数よりも少ない第１の所定数のダミーセルが配置されるので、ダミーマットを通常メモリマットより小さいサイズで構成し面積効率を高めることができる。 - 特許庁

The electronic imaging camera has a memory control part, including a first read method for reading image data stored into a memory unit in the order of photographing sequence or in a sequence reverse to this, and a second read method for sequentially reading pieces of image data respectively added with different dates.例文帳に追加

電子撮像カメラにおいて、撮影した順番、または、その逆の順番でメモリ部に記憶された画像データを読み出す第１の読出方法と、異なる日付が付与された画像データを順番に読み出す第２の読出方法とを有するメモリ制御部を有する。 - 特許庁