「internal buffer」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The boundary scan cell (BS cell) is provided with a one-to-one correspondence to an input/output cell 100 between the input/output cell 50 formed by a pad P and an input/output buffer (I/O in the drawing) and an internal logic circuit 110.例文帳に追加

バウンダリスキャンセル（ＢＳセル）は、パッドＰや入出力バッファ（図中、Ｉ／Ｏ）からなる入出力セル５０及び内部論理回路１１０間に、入出力セル１００と１対１の対応関係で設けられている。 - 特許庁

In a bank pointer (1), a signal specifying an operation mode to be performed is generated according to the coincidence/uncoincidence of the prescribed bank addresses of address signals (AE, AI) from an address buffer (901) and it is given to an internal control circuit (2).例文帳に追加

バンクポインタ（１）において、アドレスバッファ（９０１）からのアドレス信号（ＡＥ，ＡＩ）の所定のバンクアドレスの一致／不一致に従って、実行すべき動作モードを指定する信号を生成して内部制御回路（２）へ与える。 - 特許庁

When an IC card command arbitration buffer 175 temporarily stores IC card command from both the digital broadcast receiver (internal tuner) and the extended tuner, an IC card arbitration program 176 manages the commands through strict discrimination.例文帳に追加

デジタル放送受信機（内部チューナ）と増設チューナとの双方からのＩＣカードコマンドをＩＣカードコマンド調停バッファ１７５に一時的に保持するについて、ＩＣカード調停プログラム１７６によって峻別して管理する。 - 特許庁

The surface image of a transfer belt 5 or transfer material P is sampled in a fixed cycle by using a CMOS sensor 34 in a DSP 50, fetched in an internal buffer 152 and also stored in an image memory 153.例文帳に追加

ＤＳＰ５０において、ＣＭＯＳセンサ３４を用いて転写ベルト５または転写材Ｐの表面画像を一定周期でサンプリングし、内部バッファ１５２へ取り込むとともに画像メモリ１５３へ格納する。 - 特許庁

As buffer memories, memories 107A and 107B are provided and simultaneously with transfer from a FIFO 109 to one of memories 107A and 107B, data are transferred from the other memory to an internal memory 102 provided inside a processor 100.例文帳に追加

バッファメモリとしてメモリ１０７Ａ、１０７Ｂを設け、ＦＩＦＯ１０９からメモリ１０７Ａ、１０７Ｂの一方への転送と同時に他方からプロセッサ１００内に設けた内部メモリ１０２へのデータ転送を行う。 - 特許庁

When not entering an internal operation mode, an external clock generation circuit 40 receives an "H" level mode instruction signal RDY, and generates an external clock signal T1 synchronized with a write command buffer signal TXLWE.例文帳に追加

外部クロック発生回路４０は、内部動作モードにエントリしていないときには、「Ｈ」レベルのモード指示信号ＲＤＹを受けて、ライトコマンドバッファ信号ＴＸＬＷＥに同期した外部クロック信号Ｔ１を発生する。 - 特許庁

An internal control signal/CEgenerating circuit 16 inputs externally only a control signal /CE from a pin/ce through an input buffer 12, responding to only this control signal/CE, and sets one chip to an operable state.例文帳に追加

内部制御信号/CE発生回路１６は、制御信号/CEのみをピン/ceから入力バッファ１２を介して外部から入力し、この制御信号/CEのみに応答して該１チップを動作可能な状態に設定する。 - 特許庁

To provide a semiconductor device which enables a high-speed data transfer by suppressing the distortion of a signal waveform based on transistor characteristics at an input buffer circuit for converting an external input signal into an internal signal.例文帳に追加

外部入力信号を内部信号に変換する入力バッファ回路においてトランジスタ特性に基づく信号波形の歪みを抑制することにより高速なデータ転送を可能とする半導体装置を提供する。 - 特許庁

Then, after system reset release, when the MPU 181 specifies an initial address to an internal bus, a ROM controller 187b sets the boot program from the NOR type ROM 187d to a buffer RAM 187c.例文帳に追加

そして、システムリセット解除後に、ＭＰＵ１８１が内部バスに対して初期アドレスを指定すると、ＲＯＭコントローラ１８７ｂは、ＮＯＲ型ＲＯＭ１８７ｄからブートプログラムをバッファＲＡＭ１８７ｃにセットする。 - 特許庁

The semiconductor integrated circuit device comprises a pad 1 for external connection, an electrostatic discharge protective circuit 2, an output circuit 3, an output buffer circuit 4, an output signal fixing circuit 19, and an internal circuit 21.例文帳に追加

半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、出力信号固定用回路１９と、内部回路２１とを備えている。 - 特許庁

To provide a clock generating circuit which can generate two normal internal clock signals even when deviation occurs in a logic threshold value of a clock buffer in a clock generating circuit provided with two clock buffers.例文帳に追加

２つのクロックバッファを備えたクロック発生回路においてそれらクロックバッファの論理しきい値にずれが生じた場合でも正常な２つの内部クロック信号を発生することが可能なクロック発生回路を提供する。 - 特許庁

The region formed with the groove 14, a region 14 in the internal circumferential side of the end face 11b and the region 15 in the outer circumferential side of the end face 11b are provided with abrasive grains fall-out buffer layers 16 where no abrasive grains 12 are disposed.例文帳に追加

溝１３が形成された領域と、端面１１ｂの内周側領域１４と、端面１１ｂの外周側領域１５には、砥粒１２が配列されない砥粒脱落緩衝層１６が設けられている。 - 特許庁

A CD player 1 reads one frame data to put in an internal memory 8a of an audio DSP 8 when the audio DSP 8 decodes encoded audio data, and the audio decoder 8 repeatedly decodes the data in the internal memory 8a until the decoded data can be written into an output buffer 9.例文帳に追加

ＣＤプレーヤ１において、オーディオＤＳＰ８が符号化された音声データを復号する際に、１フレーム分のデータをオーディオＤＳＰ８内の内蔵メモリ８ａに読み込み、そのデータをデコードした後に、出力バッファ９に書き出すようになるまでは、オーディオデコーダ８は内蔵メモリ８ａのデータを繰り返しデコードする。 - 特許庁

In this semiconductor memory, a series of pulse signals is generated responding to that an internal chip selection signal from an internal chip selection buffer is activated when an external chip selection signal transitions from an inactive state to an active state, and hence a chip selection output time tco is made shorter than a conventional output time.例文帳に追加

本発明よる半導体メモリ装置は、外部チップ選択信号が非活性状態から活性状態に遷移する時に内部チップ選択バッファからの内部チップ選択信号が活性化されることに応答して一連のパルス信号を発生するので、従来に比べてチップ選択出力時間ｔｃｏが短縮される。 - 特許庁

An internal clock signal aTu whose phase is faster than that of an internal clock signal Tu is supplied to a 1st delay line DL1 through output buffer circuits 12a to 12d constituting a delay monitor DLM and also supplied to a controlling part which controls the 1st and 2nd delay lines DL1 and DL2 and is not shown in the diagram.例文帳に追加

位相が内部クロック信号Ｔｕより進んだ内部クロック信号ａＴｕは、ディレイモニタＤＬＭを構成する出力バッファ回路１２ａ〜１２ｄを介して第１の遅延線ＤＬ１に供給されるとともに、第１、第２の遅延線ＤＬ１、ＤＬ２を制御する図示せぬ制御部に供給される。 - 特許庁

An internal voltage generation circuit 2 is provided with a voltage generation circuit 10 generating a second voltage Vref from a first voltage Vext fed from the outside and an output buffer 11 generating a third voltage Vint matching the second voltage, and the third voltage is used as an operation power source for an internal circuit.例文帳に追加

内部電圧発生回路（２）は、外部から供給される第１電圧（Ｖｅｘｔ）から第２電圧（Ｖｒｅｆ）を発生する電圧発生回路（１０）と、第２電圧に応ずる第３電圧（Ｖｉｎｔ）を発生する出力バッファ（１１）とを有し、第３電圧が内部回路の動作電源とされる。 - 特許庁

In a computer network system, a computer 14 in a private internal subnet 12 ca freely perform access to an external network through a computer 13 in an opened subnet 11, by operating the computer 13 in the opened subnet 11 from the computer 14 in the private internal subnet 12 by making a remote control based on frame buffer transfer.例文帳に追加

フレームバッファ転送に基づく遠隔操作によって非公開内部サブネット１２内の計算機１４から公開サブネット１１内の計算機１３を操作することにより、非公開内部サブネット１２内の計算機１４は公開サブネット１１内の計算機１３を通じて外部ネットワークを自由にアクセスする事ができる。 - 特許庁

In the method for analyzing the biological sample component in a trace amount of blood, an isotonic diluted buffer solution in which blood is placed and the internal standard substance contained in the isotonic diluted buffer solution are analyzed, dilution ratio is calculated and the biological component in the blood plasma or serum component in blood is analyzed.例文帳に追加

本発明は、微量の血液中の生体試料成分を分析する方法であって、前記血液を入れる等張希釈緩衝液と、該等張希釈緩衝液中に含まれる内部標準物質を分析し、希釈率を算出し、前記血液中の血漿又は血清成分中の生体成分を分析することを特徴とする。 - 特許庁

A multilayer film reflective mirror reflecting a wavelength of an ultraviolet area consists of a laminated film formed by laminating alternately films with a low refractive index and with a high refractive index on a substrate of the reflective mirror, and a buffer film which is formed for the purpose of making buffer an internal stress generated in the laminated film, and which is formed in the laminated film.例文帳に追加

紫外域の波長を反射する多層膜反射ミラーにおいて、該反射ミラーの基板上に高屈折率膜と低屈折率膜とを交互に積層することにより形成される積層膜と、該積層膜に生じる内部応力を緩衝させるための緩衝膜であって、積層膜の中に形成される緩衝膜とからなる。 - 特許庁

A functional block 102, where a clock buffer operated synchronously by the maximum frequency clock is arranged, in the plurality of functional blocks 104, is arranged diagonally to the pads 107', 112' at the corner in the internal circuit region 103.例文帳に追加

複数の機能ブロック１０４のうち、最高周波数クロックで同期動作するクロックバッファが配置された機能ブロック１０２は、内部回路領域内１０３の角部にパッド１０７’、１１２’と対角をなして配置されている。 - 特許庁

A buffer ring 28, which is made of a material greater in internal loss than a material constituting the pressing block 21a and a casing 10 and which has an outside diameter as large as/larger than an outside diameter of the pressing block 21a, is externally fitted to the small-diameter step part 27.例文帳に追加

そして、この小径段部２７に、前記押圧ブロック２１ａ及びケーシング１０を構成する材料よりも内部損失が大きな材料製で、この押圧ブロック２１ａの外径以上の外径を有する緩衝リング２８を外嵌する。 - 特許庁

In this flash memory element, a drain junction power supply terminal line and the ground terminal line are connected with connection terminals which are not contiguous to each other at the joint of the internal circuit of the flash memory element and an SDA input buffer.例文帳に追加

本発明に係るフラッシュメモリ素子は、フラッシュメモリ素子の内部回路とＳＤＡ入力バッファとの接続部において、ドレイン接合電源端子ラインと接地端子ラインとが互いに隣接しない接続端子に接続される。 - 特許庁

The reactor 1 includes a resin portion (internal resin portion 30) having a region interposed between the coil 10 and the inner core part 22, and a buffer member 70 interposed between the resin part and inner core part 22 without covering the connection core part 24.例文帳に追加

このリアクトル1は、コイル10と内側コア部22との間に介在される領域を有する樹脂部（内側樹脂部30）と、樹脂部と内側コア部22との間に介在され、かつ連結コア部24は覆わない緩衝部材70とを備える。 - 特許庁

To provide a differential circuit and a receiving system equipped with the circuit which can output a differential power output with a fixed common mode voltage, without having a feedback configuration and include a buffer stage suitable for driving internal loading of a chip.例文帳に追加

フィードバック構成を有することなく、一定のコモンモード電圧を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びそれを備えた受信装置を提供する。 - 特許庁

Then, while the substrate temperature of 1,050°C is held at 1,050°C and the internal pressure in the furnace is held at 30 kPa as they are, a trimethyl gallium, an ammonia and a silane are introduced, and an n-type GaN buffer layer 3, having a thickness of 1 μm, is grown on the substrate 1.例文帳に追加

その後、摂氏１０５０度の基板温度を摂氏１０５０度、炉内圧力を３０キロパスカルに保持したまま、トリメチルガリウム、アンモニア、シランを導入して、厚さ1マイクロメートルの型ＧａＮバッフア層３を基板１に成長する。 - 特許庁

The word/byte transformation processing part 151 reads, on the receipt of this control signal, the data and identifier in word unit from the internal buffer memory 122, performs word/byte transformation processing thereof, and then outputs the transformed byte data and identifier.例文帳に追加

この制御信号を取得したワード／バイト変換処理部１５１は、内部バッファメモリ１２２よりデータおよび識別子をワード単位で読み出し、ワード／バイト変換処理を行った後、変換したバイトデータおよび識別子を出力する。 - 特許庁

Accordingly, it becomes possible to confirm whether or not delay control of the delay line is being performed normally, by observing an external clock ext.CLT and an internal clock signal int.CLK outputted from an output buffer 60 at the time of a test.例文帳に追加

したがって、テスト時に出力バッファ６０から出力される内部クロック信号ｉｎｔ．ＣＬＫと外部クロックｅｘｔ．ＣＬＫとを観測することにより、遅延ラインの遅延制御が正常に行われているか否かを確認できる。 - 特許庁

Moreover, an opening of the enclosed space 3a through the deformation of the buffer 3 improves makes a region inside the enclosed space 3a serve as an air space A to improve a void rate inside the fuel assembly storage cask 200 and restrain a pressure (internal pressure) in an internal space 201a from rising due to an expansion of the water W in a thermal environmental event.例文帳に追加

しかも、緩衝体３が変形して密閉空間３ａを開放することで、密閉空間３ａ内の領域が空気層Ａとなって燃料集合体収納容器２００内のボイド率が向上され、熱的環境事象において、水Ｗの膨張による内部空間２０１ａの圧力（内圧）の上昇が抑制される。 - 特許庁

The calibration circuit includes replica buffers 110, 120 and 130 having the circuitry substantially identical to an output buffer at least partially, an oscillator circuit 151 which generates an internal clock ZQCLK in response to issue of a calibration command ZQC, and a control circuit 140 which controls the impedance of the replica buffers 110, 120 and 130 in synchronism with the internal clock ZQCLK.例文帳に追加

出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファ１１０，１２０，１３０と、キャリブレーションコマンドＺＱＣの発行に応答して内部クロックＺＱＣＬＫを生成するオシレータ回路１５１と、内部クロックＺＱＣＬＫに同期してレプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御回路１４０とを備える。 - 特許庁

In this optical fiber gyroscope, by providing the internal container (33) provided with a ring-like coil bobbin (34) having the sensing coil (36) for the external container (30) via the elastic member (50), it is possible to buffer the propagation of dynamic disturbances to the sensing coil (36).例文帳に追加

本発明による光ファイバジャイロは、センシングコイル(36)を有する輪状コイルボビン(34)を備えた内部容器(33)を弾性部材(50)を介して外部容器(30)に設けることにより、センシングコイル(36)への力学的じょう乱の伝達を緩衝することができる構成である。 - 特許庁

A 5 V group output buffer circuit 3 receives an output signal S1 from an internal circuit 1 and outputs an output signal S3 to an external output terminal 6 in response to a control signal S7a that denotes an external power supply voltage VEXT is higher than a prescribed value.例文帳に追加

５Ｖ系出力バッファ回路３は、内部回路１の出力信号Ｓ１を受け、外部電源電圧Ｖ_EXTが所定値より高いことを示す制御信号Ｓ７ａに応じて出力信号Ｓ３を外部出力端子６に出力する。 - 特許庁

To provide an ignition coil for an internal combustion engine, supplying high voltage to generate spark discharge and preventing crawling up of a buffer from corner parts of an igniter housing part, in an ignition plug for an engine of an automobile.例文帳に追加

本発明は、自動車のエンジンの点火プラグにおいて、火花放電を発生させるために高電圧を供給すると同時に、イグナイタ収容部の隅部から緩衝材が上部に這い上がるのを防止できる内燃機関用点火コイルに関するものである。 - 特許庁

The low-pressure gas discharge lamp has a gas discharge vessel including a filler gas having a chalcogenide with a main group element of the group IV of the periodic table and buffer gas, internal or external electrodes, and a means for generating and sustaining low-pressure gas discharge.例文帳に追加

元素周期表のＩＶ族の主族元素とのカルコゲニドとバッファガスとを有する充填ガスを含むガス放電容器と、内部又は外部電極と、低圧ガス放電を発生しかつ維持する手段とを有する低圧ガス放電ランプ。 - 特許庁

The data transfer circuits 4-i have center side interface circuits 8-i corresponding to the external general buses 5-i and the internal local bus 3 and buffer memories 9-i for writing of reading data from the host CPU 2 and terminal groups 6-i.例文帳に追加

データ転送回路４−ｉは、外部汎用バス５−ｉ及び内部ローカルバス３に対するセンタ側インターフェース回路８−ｉと、ホストＣＰＵ２及び端末グループ６−ｉからのデータを書込み、または読み出すバッファメモリ９−ｉとを有する。 - 特許庁

Thus, the packet command, etc., stored in the buffer register means is read via an internal bus at high speed without using the external bus and a transfer control condition, etc., to be specified by the packet command is instantaneously reflected by a CPU, etc.例文帳に追加

これにより、ＣＰＵ等は、バッファレジスタ手段に格納されたパケットコマンド等を外部バスを使用することなく内部バスを介して高速にリードでき、パケットコマンドによて指定される転送制御条件等を即座に反映させることが可能になる。 - 特許庁

The entire circuit design step carries out external wiring, traversing the macros, by passing through the internal wiring inhibition regions in the macros, and arranges, in the buffer arrangeable regions, the buffers, i.e., the repeaters to be connected to the external wiring, respectively.例文帳に追加

全体回路設計ステップは、マクロ内の内部配線禁止領域を通過させることによりマクロを横断して外部配線を行うと共に、マクロ内のバッファ配置可能領域に外部配線に接続されるリピータとしてのバッファを配置する。 - 特許庁

To provide a non-interrupt switching device which causes no useless non-interrupt switching in asynchronous switching of a video signal and switching of a video signal point and to prevent the adjustment area of an internal memory buffer from crashing in switching the video signal point.例文帳に追加

映像信号の非同期切替時や映像信号点切替時に、無用な無瞬断切替を起こさない無瞬断切替装置を提供すること、また、映像信号点切替時に内部メモリバッファの調整域が破綻を起こす恐れを防止すること。 - 特許庁

A plate type buffer material 54 which deters an erasure light source 48 by absorbing a shock etc., during transportation is arranged between a socket 56 to which a terminal part 58 of the erasing light source 48 is connected and an internal wall 52 of the housing 50.例文帳に追加

消去光源４８の端子部５８が接続されるソケット５６と、筐体５０の内壁５２との間には、搬送中の衝撃等を吸収して前記消去光源４８の破損を阻止するための板状の緩衝材５４が配設される。 - 特許庁

The wireless network, which includes at least one intermediate node (15), having an internal buffer (71) for continually buffering data passing from a source node (11) to a destination node (21), establishes an alternate path bypassing the failed node.例文帳に追加

無線ネットワークは、ソースノード（１１）から宛先ノード（２１）に向かって通過するデータを継続して蓄積するための内部バッファ（７１）を有する少なくとも１つの中間ノード（１５）を含み、障害の発生したノードを迂回する代替パスを確立する。 - 特許庁

This address buffer of a flash memory is provided with a buffer section buffering an external address, a code storing section storing a code selecting a memory sector of a flash memory, and a setting section outputting internal addresses IA17 and IA18 selecting a memory sector by a code outputted from the code storing section and by a sector selecting address in the external address.例文帳に追加

本発明に係るフラッシュメモリのアドレスバッファは、外部アドレスをバッファリングするバッファ部と、フラッシュメモリのメモリセクタを選択するコードを記憶するコード記憶部と、コード記憶部から出力されるコードと前記外部アドレス中のセクタ選択アドレスによってメモリセクタを選択する内部アドレスＩＡ１７及びＩＡ１８を出力する設定部とを備えることを特徴とする。 - 特許庁

The error diffusion information influencing pixels in the same block is recorded in an internal error buffer provided in the same processor as a processor having a calculation processing unit and having low capacity while having a high access speed, and the error diffusion information influencing pixels outside the same block is recorded in an external error buffer provided outside the processor and having high capacity while having a low access speed.例文帳に追加

同一ブロック内の画素に影響を与える誤差拡散情報については、算出処理部を有するプロセッサと同一のプロセッサ内に備えられたアクセス速度は速いが容量の低い内部誤差バッファへ記録し、同一ブロック外の画素に影響を与える誤差拡散情報については前記プロセッサ外に備えられたアクセス速度は遅いが容量の高い外部誤差バッファへ記録する。 - 特許庁

This microcomputer comprises an output buffer 2 temporarily storing debug information outputted to an input terminal 5 to which a fixed potential is applied from the outside; a latch circuit 3 fetching the fixed potential to be applied to the input terminal 5, and latching and outputting it for an internal circuit; and a control circuit 4 exclusively controlling the output operation of the output buffer 2 and the fetching operation of the latch circuit 3.例文帳に追加

外部から固定電位が印加される入力端子５に対して出力するデバッグ情報を一時記憶する出力バッファ２と、入力端子５に印加される固定電位を取り込み内部回路向けにラッチ出力するラッチ回路３と、出力バッファ２の出力動作とラッチ回路３の取り込み動作とを排他的に制御する制御回路４とを備えている。 - 特許庁

The latch circuits 2 and 3 respectively and temporarily hold serial data signals D+ and D- from an internal circuit 1 on the basis of a latch control signal LAT from a control circuit 4 in a normal mode, and output the signals with the phases of the signals made to be the same to the output buffer circuits 8 and 9.例文帳に追加

ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。 - 特許庁

The internal memory can be arranged on a chip and can comprise at least one set of first buffer which is (i) optimum for movement compensation and (ii) used for storing at least one set of sub set of a reference frame, stored to the external memory of outside of a chip.例文帳に追加

内部メモリはチップ上に配置することができるとともに、（ｉ）動き補償に適し（ｉｉ）チップ外の外部メモリに格納された少なくとも１つの基準フレームのサブセットを格納するための少なくとも１つの第１のバッファを含むことができる。 - 特許庁

In the semiconductor device 1 of the present invention, even though a noise occurs while a signal is being supplied to the input terminal 10 from outside, the buffer circuit 20 disables transfer from the input terminal 10 to the internal circuit 30 except during a period enabling the transfer.例文帳に追加

本発明の半導体装置１では、外部から入力端子１０に信号が供給されているときにノイズが発生しても、バッファ回路２０が入力端子１０から内部回路３０への伝送を有効にする時間以外は無効にしている。 - 特許庁