「memory chip」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

If an authentication key input by a user into an authentication key register 22 matches a determination key preset in a determination key register 23, read data RD read out from a memory chip 10 is output as it is as data DT via a selector 25.例文帳に追加

使用者から認証キーレジスタ２２に入力された認証キーと、予め判定キーレジスタ２３に設定された判定キーが一致すれば、メモリチップ１０から読み出された読み出しデータＲＤは、そのままセレクタ２５を介してデータＤＴとして出力される。 - 特許庁

To provide a read data amplifier optimized for the output data path of integrated circuit memory arrays including a fast, low power and small on-chip area consuming circuit which is advantageously effectuated through the combined application of "current sensing" and "voltage sensing" techniques.例文帳に追加

「電流センス」技術と「電圧センス」技術とを組合せた応用によって実現される、低電力および小さなオンチップ面積しか消費しない高速の回路を含んだ、集積回路メモリアレイの出力データ経路用の最適化された読出データ増幅器を提供する。 - 特許庁

For example, in a DDR-SDRAM memory chip, a highly accurate output clock signal is required for sending stored data to a data path at an appropriate point of time, such an output clock signal is generated by a symmetric circuit 1.例文帳に追加

たとえばＤＤＲ−ＳＤＲＡＭメモリチップでは、記憶されているデータを適正な時点でデータ路に送るために高精度の出力クロック信号が必要とされ、本発明によればそのような出力クロック信号は対称的な回路１により生成される。 - 特許庁

The tag chip 23 is composed of a memory part 23a memorizing information, and an antenna 23c for wireless transmission of information, capable of exchanging information with outside regardless of the electric connection realized by the connector 21.例文帳に追加

タグチップ２３は、情報を記憶する記憶部２３ａと、無線によって情報の伝達を行うためのアンテナ２３ｃとを備えて構成され、コネクタ２１によって実現される電気的接続とは無関係に外部と情報を交換することができるようになっている。 - 特許庁

When the authentication processing part 105 discriminates that the data stored in the flash memory chip 13 relative to a request from the second computer are permitted to be transmitted to the second computer, a radio communication control part 103 transmits the data to the second computer.例文帳に追加

無線通信制御部１０３は、第二のコンピュータからの要求に係る、フラッシュメモリチップ１３に記憶されているデータを、その第二のコンピュータに送信してもよいと認証処理部１０５によって判別された場合に、その第二のコンピュータに送信する。 - 特許庁

Information from a variety of equipments or sensors mounted in an automobile is collected by an automobile computer 10 and detected by a feeling/operation detecting CPU 11 and is stored in the semiconductor memory chip 17 of the automobile key 15.例文帳に追加

自動車に搭載されている各種の機器あるいはセンサからの情報をカーコンピュータ１０によって収集するとともに、感情・操作検出ＣＰＵ１１によって検出し、自動車用キー１５の半導体メモリチップ１７に記憶させるようにしたものである。 - 特許庁

When forming a patterned gate layer 140a in a memory region 1000 in advance prior to forming the insulation layer 270 on the entire surface of a semiconductor substrate, a patterned gate layer 140c which will become a dummy circuit is formed in the periphery of the chip 900.例文帳に追加

半導体基板上に全面的に絶縁層２７０を形成する前に、予め、メモリ領域１０００にパターニングされたゲート層１４０ａを形成する際に、チップ９００の外周部に、同様に、ダミー回路となる、パターニングされたゲート層１４０ｃを形成する。 - 特許庁

The adhesive sheet for dicing is ideally used for the manufacturer, or the like of the electronic component for dicing a sealing resin package sealed by an epoxy resin, concretely an electronic component assembly, such as a ball grid array (BGA), a chip-size package (CSP), a stack memory module, and a system on module.例文帳に追加

ダイシング用粘着シートは、エポキシ樹脂で封止された封止樹脂パッケージ、具体的にはボール・グリッド・アレイ（ＢＧＡ）、チップ・サイズ・パッケージ（ＣＳＰ）、スタック・メモリー・モジュール、システム・オン・モジュール等の電子部品集合体をダイシングする電子部品の製造等に好適に用いられる。 - 特許庁

A memory card 10 is formed in a rectangular thin plate shape with a housing 12, which is made of an insulation member and a housing recessed part 16 is formed on an upper face that is one face in the thickness direction, and a rectangular multi-chip package 14 housed in the recessed part 16.例文帳に追加

メモリカード１０は、絶縁材料からなり厚さ方向の一方の面をなす上面に収容凹部１６が形成されたハウジング１２と、収容凹部１６に収容された矩形のマルチチップパッケージ１４とで矩形の薄板状に形成されている。 - 特許庁

A multi-chip module MCM is manufactured, by mounting on a single base substrate 30M memory chips 2CM manufactured by using a photomask having a metal light shade pattern and logic chips 2CL manufactured by using a photomask having a resist film light shade pattern.例文帳に追加

メタルからなる遮光パターンを有するフォトマスクを用いて製造されたメモリチップ２ＣＭと、レジスト膜からなる遮光パターンを有するフォトマスクを用いて製造されたロジックチップ２ＣＬとを同一のベース基板３０Ｍ上に実装することでマルチチップモジュールＭＣＭを製造する。 - 特許庁

Information of the extracted object is read by each frame by means of a central processing unit 41 of a single chip microcomputer 3 and are stored in the register or the memory (RAM) for recognition of the object contained in the image and detection of the movement of or of changes in the object.例文帳に追加

抽出された物体の情報は、１フレーム毎に１チップマイクロコンピュータ３の中央演算処理装置４１によって読み出されてレジスタまたはメモリ（ＲＡＭ）に保存され、画像中に含まれる物体の認識、物体の移動や変化の検出が行われる。 - 特許庁

The male type connector 230 disposed in the toner cartridge 23a is equipped with a metallic contact point section 231, a front cover 232 and surrounding cover 233 composed of a conductive material or semiconductor material, and a memory IC chip 235 storing various kinds of information.例文帳に追加

トナーカートリッジ２３ａに備えられるオス型コネクタ２３０は、金属製の接点部２３１と、導電性材料または半導電性材料からなる前面カバー２３２および周囲カバー２３３と、各種情報を記憶するメモリＩＣチップ２３５とを備える。 - 特許庁

On receipt of a grade designation signal for designating a grade from a set unit 11, a controller 3 of a semiconductor memory unit 1 executes logic block assignment processing so that the data write processing and the data read processing can be executed in parallel to a flash memory chip CP of which the number corresponds to a grade designated by the received grade designation signal.例文帳に追加

この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁

A microcomputer system composed of a 1-chip microcomputer is provided with an exclusive-OR means 12, a function for converting the address and data signals in address and data lines with the exterior memory 14 is provided by the exclusive-OR means 12 and the address and data signals converted by the function or only instruction code signals are stored in the exterior memory 14 beforehand.例文帳に追加

１チップマイコンからなるマイコンシステムにおいて排他的論理和手段１２を備え、その排他的論理和手段１２により、外付メモリ１４との間のアドレス及びデータ線におけるアドレス及びデータ信号を変換する機能を有し、その機能により変換したアドレス及びデータ信号あるいは命令コード信号のみを外付メモリ１４に予め格納しておく。 - 特許庁

Therefore, in this device, efficiency of a memory chip is improved by dividing plural memory banks into input/output sense amplifier blocks, pairs of wide band input/output lines are crossed and addressing of a bank is made easy by arranging input/output line transmitting transistors and sense amplifier driving transistors alternately, then high speed operation margin can be improved.例文帳に追加

したがって、本発明では入出力センス増幅器ブロックに複数のメモリバンクを分割することによりメモリチップ能率を改善して、入出力ライン伝達トランジスタとセンス増幅器駆動トランジスタの配置領域を交互で配置することにより広域入出力ライン対を交差してバンクのアドレッシングを容易にして、高速動作マージンを改善することができる。 - 特許庁

When data transfer is performed between a codec 4 and a RAM 5, an input/output signal generation part 3 generates a reading signal CIOR or a writing signal CIOW, on the basis of a transfer permission signal XACK0, a chip select signal XCS, a memory writing signal XWR or a memory reading signal XRD which are outputted from a processor 1, and outputs it to the codec 4.例文帳に追加

コーデック４とＲＡＭ５との間のデータ転送を行う場合、入出力信号生成部３は、プロセッサ１から出力される転送許可信号ＸＡＣＫ０、チップセレクト信号ＸＣＳ、メモリ書込信号ＸＷＲまたはメモリ読出信号ＸＲＤをもとに読出信号ＣＩＯＲまたは書込信号ＣＩＯＷを生成し、コーデック４に出力する。 - 特許庁

The semiconductor device includes: a flash memory which holds a vendor code of a MAC address (Media Access Control address) and a MAC address conversion routine; and a CPU which reads the chip ID of a microcomputer and generates a serial number of the MAC address based on the chip ID according to the MAC address conversion routine, and generates the MAC address by combining a vendor code and the serial number.例文帳に追加

ＭＡＣアドレス（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ ａｄｄｒｅｓｓ）のベンダコード、及びＭＡＣアドレス変換ルーティンを保持するフラッシュメモリと、マイコンのチップＩＤを読み込み、ＭＡＣアドレス変換ルーティンに従い、チップＩＤに基づいてＭＡＣアドレスのシリアル番号を生成し、ベンダコードとシリアル番号とを組み合わせてＭＡＣアドレスを生成するＣＰＵとを具備する半導体装置により解決する。 - 特許庁

To achieve speeding up in a graphic and a video display by achieving speeding up of an interface processing speed and controlling and suppressing the electric power consumption within a chip by disposing a large-scale bus between a display processor and a memory in the graphic and video display system of a computer.例文帳に追加

本発明は、計算機のグラフィックおよびビデオ表示システムにおいて、表示プロセッサとメモリ間に大規模なバスを設けることにより、インターフェース処理速度の高速化を実現し、またチップ内の消費電力を制御、抑制することにより、グラフィックおよびビデオ表示において高速化を実現する。 - 特許庁

This media processor has: an application processing processor 1 having a first application 11 and a second application 12; and a media processing processor 2 having an analysis part 21, a media module information processing part 22, a music reproduction module 23, a voice communication module 24 and an in-chip memory 25.例文帳に追加

メディア処理装置は、第１のアプリケーション１１及び第２のアプリケーション１２を有するアプリケーション処理プロセッサ１と、解析部２１、メディアモジュール情報処理部２２、音楽再生モジュール２３、音声通話モジュール２４、及びチップ内メモリ２５を有するメディア処理プロセッサ２とを備えている。 - 特許庁

The LSI circuit 1 is constituted by forming a processor 2 for performing main control, a memory 3 for executing the processor, a logic circuit 6 for forming the timing gate of the processor 2, a controller 4 for performing interface control with the outside, and a digital signal processor for performing servo control of the optical head on one chip.例文帳に追加

このＬＳＩ回路１は、主制御を行うプロセッサ２と、プロセッサの実行のためのメモリ３と、プロセッサ２のタイミングゲートを作成するロジック回路６と、外部とのインターフェース制御を行うコントローラ４と、光学ヘッドをサーボ制御するデジタルシグナルプロセッサとをワンチップ上に形成したものである。 - 特許庁

Then, a program to which access should be performed at the time of resetting a CPU 4 is changed from the operation program 8a to a writing program 7b by changing a memory map by controlling a chip select signal generating circuit 6 according to output port signals 4c, 4d, 4e, and 4f outputted from the CPU 4.例文帳に追加

次に、チップセレクト信号生成回路６をＣＰＵ４から出力される出力ポート信号（４ｃ，４ｄ，４ｅ，４ｆ）で制御することによりメモリマップを変更することにより、ＣＰＵ４のリセット時にアクセスするプログラムを運用プログラム８ａから書込みプログラム７ｂに変更する。 - 特許庁

An IC chip 31 provided on the developer replenishing container 16 with a nonvolatile memory means storing information concerning the developer replenishing container 16 and a processing means with a function to write in specified information to the nonvolatile storing means of the developer replenishing container 16 is provided on the device main body 1.例文帳に追加

現像剤補給容器16に、該現像剤補給容器16に関する情報を記憶する不揮発性記憶手段を有するＩＣチップ31が設けられ、装置本体１に、現像剤補給容器16の不揮発性記憶手段に所定の情報を書き込む機能を有する処理手段が設けられている。 - 特許庁

At the payback, betting ticket paying-back equipment 150 reads the ID number recorded in the unreloadable memory part of the electronic circuit 1 from the electronic circuit chip 10 of the betting ticket 100 and inquires the betting ticket information management center 140 about purchase information corresponding to the read ID number.例文帳に追加

投票券払戻設備150では、払い戻しの際に、勝馬投票券100の電子回路チップ10から電子回路1の書き換え不可能なメモリ部分に記録されたID番号を読み取り、読み取ったID番号に対応する購入情報を投票券情報管理センタ140に問い合わせる。 - 特許庁

This ID unit is formed by inserting a tubular memory chip 21 which communicates data by an electric wave and has individual ID information into a marker tube provided with a visible and distinguishable mark corresponding to the ID to be enclosed in a clear case body 22.例文帳に追加

電波によるデータ通信が可能であって個別のアイディーの情報を有する円筒状のメモリーチップ２１を、前記アイディーに対応した視認可能な識別標識を設けられたマーカーチューブ内に挿通させ、透明な筐体２２内に封入したことを特徴とするアイディーユニット。 - 特許庁

On a film sheet 11 on the top surface of the noncontact type memory card 1, an IC chip 25 which stores and processes information and capacitor electrodes 23-a and 24-a are mounted and at the peripheral part, antennas 21 and 22 for transmission and reception are coiled and formed at two places.例文帳に追加

非接触型メモリカード１の表面のフィルムシート１１上には、情報の記憶および処理を行うＩＣチップ２５、コンデンサ電極２３−ａおよび２４−ａが実装されており、その周辺部に送受信用のアンテナ２１および２２がコイル状に２カ所形成されている。 - 特許庁

On the other hand, if the extension ROM substrate is attached, a bus width of a memory space including an initially accessed start address of the CPU is set at 32 bits, chip select signals are outputted to extension ROMs 30, 32, and extension programs stored in the extension ROMs are executed.例文帳に追加

これに対して、拡張ＲＯＭ基板が装着されると、ＣＰＵの最初にアクセスされるスタート番地を含むメモリ空間のバス幅が３２bitに設定され、拡張ＲＯＭ３０、３２にチップセレクト信号が出力され、拡張ＲＯＭに記憶された拡張プログラムが実行される。 - 特許庁

This inkjet head comprises an inkjet head chip having a nozzle for ejecting ink and an actuator, an actuator drive board connected to the actuator, a flexible circuit board for connecting the actuator drive board to an external device, and the nonvolatile memory mounted on the flexible circuit board.例文帳に追加

インクを吐出するノズルとアクチュエーターを有するインクジェットヘッドチップと、前記アクチュエーターに接続されるアクチュエーター駆動基板と、前記アクチュエーター駆動基板と外部を接続するフレキシブル配線板と、前記フレキシブル配線板に実装された不揮発メモリーと、を備えることを特徴とするインクジェットヘッド。 - 特許庁

A leveling management information storage part 13 is connected to BMs 220 of buffer storage control parts 22 respectively included in eight lanes 21 through a lane connection bus 30, and each lane 21 is provided with a chip connection bus 24 connecting the buffer storage control part 22 and NVM (Nonvolatile Memory) chips 23.例文帳に追加

平準化管理情報記憶部１３は、レーン接続バス３０を介して８つのレーン２１それぞれに含まれるバッファ記憶制御部２２のＢＭ２２０に接続され、各レーン２１には、バッファ記憶制御部２２とＮＶＭチップ２３とを接続するチップ接続バス２４が設けられている。 - 特許庁

The memory controller 1 accesses blocks of a first block group stored in the first and second memories 10, 20 by supplying first and second peculiar addresses (ADA, ADB) different from each other in first timing to activate a first chip select signal (CSO).例文帳に追加

メモリコントローラ１は、第１のチップセレクト信号（ＣＳ０）を活性化する第１のタイミングにおいて、互いに異なる第１および第２の固有アドレス（ＡＤＡ、ＡＤＢ）を供給することで、第１および第２のメモリ１０、２０に格納された第１のブロック群のブロックにアクセスする。 - 特許庁

On a film sheet 16 on the top surface of the noncontact type memory card 1, an IC chip 13 (sealed with epoxy resin after wire bonding) which stores and processes information and a capacitor electrode 11 are mounted and at their peripheral part, an antenna pattern 15 for transmission and reception is formed.例文帳に追加

非接触型メモリカード１の表面のフィルムシート１６上には、情報の記憶および処理を行うＩＣチップ１３（ワイヤボンディング後、エポキシ樹脂で封止）、コンデンサ電極１１が実装されており、その周辺部に送受信用のアンテナパターン１５が形成されている。 - 特許庁

The I/F chip includes an FIFO circuit that buffers the read data input from the memory chips through the internal data bus, and an FIFO controller that adjusts the timing of outputting the read data buffered in the FIFO circuit to the external data bus.例文帳に追加

また、前記Ｉ／Ｆチップは、前記複数のメモリチップから前記内部データバスを介して入力されたリードデータをバッファリングするＦＩＦＯ回路と、前記ＦＩＦＯ回路にバッファリングされたリードデータの前記外部データバスへの出力タイミングを調整するＦＩＦＯコントローラと、を有する。 - 特許庁

The IC card by which the contacting side application and the non-contacting side application are independently carried out by a single IC chip is provided with an interface means for accessing a memory area managed by the non-contacting side application by utilizing the contacting side application.例文帳に追加

１つのＩＣチップにて、接触側アプリケーションと非接触側アプリケーションとが独立して実行されるＩＣカードであって、接触側アプリケーションを利用して、非接触側アプリケーションの管理するメモリ領域へアクセスするインターフェース手段を備えたことを特徴とするＩＣカード。 - 特許庁

In the case of initializing an one-chip microcomputer, specific data are previously stored in a specific address of a RAM 6, and after checking that the contents of the specific address of the RAM 6 having a volatile characteristic coincide with contents obtained at the time of initialization, operation for rewriting the data of a flash memory 1 is started.例文帳に追加

１チップマイクロコンピュータを初期化する際にＲＡＭ６の特定番地に特定データを予め格納し、揮発特性を有するＲＡＭ６の特定番地の内容が初期化時点の内容と同一であることを確認してから、フラッシュメモリ１のデータ書き換え動作に移行する構成とした。 - 特許庁

To provide a measurement circuit which is registant to noise and has a high precision and is suitable for measuring a voltage difference, in a semiconductor chip, and to provide a sense circuit capable of sensing with a high sensitivity regardless of an increase in size of an array in a semiconductor non-volatile memory or the like having, for example, a VGA configuration.例文帳に追加

半導体チップ内において、雑音に強く精度の良い電圧差の測定をするのに適した測定回路を提供し、例えばＶＧＡ構成の半導体不揮発性メモリ等において、アレーのサイズが大きくなっても、高感度のセンスが可能なセンス回路を提供する。 - 特許庁

The card 1 is provided with the card main body 2 incorporating the memory chip 3, recessed parts 9 opening from the front end of the body 2 in an insertion direction over to the upper surface of the body 2, and the plurality of terminals 5 for external connection arranged parallelly in the recessed parts along the insertion direction of the body 2.例文帳に追加

メモリカード１は、メモリチップ３を内蔵するカード本体２と、カード本体２の挿入方向前端からカード本体２上面に亘って開口する凹状部９と、カード本体２の挿入方向に沿って凹状部内に並列して配置された複数の外部接続用端子５とを備える。 - 特許庁

For instance, the multiphase type power supply unit comprises: a micro controller unit (MCU); a memory unit (MEMU); a power supply control unit (PCTLIC1) where an analog controller unit (ACU) is formed on a chip; a plurality of PWM-mounted type drive units (PSIP); and a plurality of inductors (L).例文帳に追加

例えば、マイクロコントローラユニットＭＣＵ、メモリユニットＭＥＭＵ、及びアナログコントローラユニットＡＣＵが１チップ上に形成された電源制御ユニットＰＣＴＬＩＣ１と、複数のＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）と、複数のインダクタ（Ｌ）によってマルチフェーズ電源を構成する。 - 特許庁

An unused page management table 32, which manages corresponding chips and blocks 21 of a flash memory 20 for each number of the pages 22 concerned, is prepared, and garbage collection processing is made in a descending order by using the unused page management table 32, from the block 21 of a chip, having larger unused pages 22.例文帳に追加

フラッシュメモリ２０の未使用ページ２２の数ごとに該当するチップおよびブロック２１を管理できる未使用ページ管理テーブル３２を設け、当該未使用ページ管理テーブル３２により未使用ページ２２の数が多いチップのブロック２１からガベージコレクション処理を行うようにした。 - 特許庁

At the time, the chip control section 200 gives the first potential to any sector in an erasion block, and gives the second potential updated to residual sectors in the erasion block so that a conduction state does not exist as for memory cells belonging to the erasion block and erasion-verify is performed.例文帳に追加

このときチップコントロール部２００は、消去ブロック内のいずれかのセクタに第１の電位を与え、かつ、消去ブロックに属するメモリセルにおいて導通状態となるものがなくなるように更新した第２の電位を、消去ブロック内の残りのセクタに与えて、消去ベリファイを行なう。 - 特許庁

Power supply-side sense amplifier drivers 10a and ground-side sense amplifier drivers 10b which are arranged in a sense amplifier row 10 are connected to sense amplifiers 10c respectively to supply a sense amplifier drive voltage to them, so that a semiconductor memory device of this constitution can be enhanced in sense speed without increasing it in chip size.例文帳に追加

センスアンプ列１０に配置された電源側センスアンプドライバ１０ａと接地側センスアンプドライバ１０ｂとは、各センスアンプ１０ｃにそれぞれ接続され、センスアンプ駆動電圧が供給されているため、チップサイズを増大させることなく、センススピードを高速化することが可能となる。 - 特許庁

A standby refresh signal generation section receives the second refresh signal and a chip selection signal indicating the standby state of the semiconductor memory device and generates a standby refresh signal, and a wordline pulse generation section receives the first refresh signal and the standby refresh signal and generates a wordline driving signal.例文帳に追加

スタンバイリフレッシュ信号発生部は第２リフレッシュ信号と半導体メモリ装置のスタンバイ状態を示すチップ選択信号とを受信してスタンバイリフレッシュ信号を発生し、ワードラインパルス発生部は第１リフレッシュ信号とスタンバイリフレッシュ信号とを受信してワードライン駆動信号を発生する。 - 特許庁

With respect to the semiconductor integrated circuit incorporating a data cache and the at-speed test method thereof, decoding is executed without considering fixed bits to map a plurality of addresses of the data cache to one address of a on-chip memory per prescribed address unit when address decoding of the data cache is performed.例文帳に追加

ここに開示されたデータキャッシュが内蔵した半導体集積回路およびそれの実速度テスト方法は、データキャッシュのアドレスデコーディング時、一定ビットを考慮しなくデコーディングを実行して、データキャッシュの複数個のアドレスを所定のアドレス単位ごとにオンチップメモリの一つのアドレスにマッピングさせる。 - 特許庁

With such a layout, a chip area is reduced by avoiding an enlargement of a layout pitch of the memory cell depending on a dimension of the driver transistor, and also the operation reliability can be enhanced by avoiding an increase in a local current density on the write digit line WDL.例文帳に追加

このような配置とすることにより、ドライバトランジスタの寸法に依存したメモリセルの配置ピッチの拡大を回避してチップ面積を小型化するとともに、ライトディジット線ＷＤＬ上での局部的な電流密度の増大を回避して動作信頼性を向上できる。 - 特許庁

Therefore, in the flash memory device, since a CLE signal, a ALE signal, an RE signal and a WE signal are not necessary, advantages of easy control of an internal circuit, decrease in probability of skew within a chip, improvement in performance and decrease in the number of pins are obtained.例文帳に追加

したがって、前記フラッシュメモリ装置では、ＣＬＥ信号、ＡＬＥ信号、ＲＥ信号及びＷＥ信号が必要ないため、内部回路に対する制御が簡単になり、チップ内部でスキューが発生する可能性が減り、性能が向上し、且つピン数が減るという利点がある。 - 特許庁

The data recorded in the respective sub-areas S differ in life cycle value as a period for which data is recorded in the on-chip memory 104, and sub-areas S including data having a short life cycle value are provided adjoining sub-areas S including data having a long life cycle value.例文帳に追加

そして，各サブ領域Ｓに記録されるデータは，オンチップメモリ１０４に記録されている期間であるライフサイクル値がそれぞれ異なっており，ライフサイクル値が短いデータを含むサブ領域Ｓが，ライフサイクル値が長いデータを含むサブ領域Ｓと隣接して設けられている。 - 特許庁

When a CPU(Central Processing Unit) 37 executes a module PM-1 with concealment, while the CPU 37 accesses to an internal memory 32, a switch circuit 34 and a selective circuit 36 are made into non-connected states so as to intercept an access from the outside of a semiconductor chip 31 to a CPU data bus 40.例文帳に追加

ＣＰＵ３７が、秘匿性のあるモジュールＰＭ＿１を実行する場合に、ＣＰＵ３７が内部メモリ３２にアクセスしている間、スイッチ回路３４および選択回路３６を非接続状態にして、半導体チップ３１の外部からＣＰＵデータバス４０へのアクセスを遮断する。 - 特許庁