「memory chip」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

On the sensor chip 18, an electronic circuit such as an amplification circuit or a nonvolatile memory is integrated together with a pressure detection element, and its periphery is surrounded by a metal plate 24 joined to the metal support ring 19 having an electric potential equal to a zero potential of the electronic circuit.例文帳に追加

センサチップ１８には、圧力検出素子とともに増幅回路や不揮発性メモリなどの電子回路が集積化されており、該電子回路のゼロ電位と等しい電位とされる前記金属製支持リング１９に接合された金属板２４によりその周囲を囲まれている。 - 特許庁

The audio output mechanism 10 is composed of an audio output device 8 composed of a piezoelectric vibrating element or a vibrating element for plane speaker system, etc., an amplifier for audio signals outputted therefrom and an audio chip 7 as a read only memory storing audio signals to be outputted.例文帳に追加

音声出力機構１０は、圧電振動素子や平面スピーカ装置などの振動素子からなる音声出力装置８と、そこから出力する音声信号の増幅器、および出力する音声信号を蓄積している読み出し専用メモリである音声チップ７により構成されている。 - 特許庁

By a power supply control part 2, a control signal ST is activated with respect to an applicable circuit block prior to the power off of the applicable circuit block made into the standby state or the power off of a whole chip, and an arithmetic result processing data is retreated to a memory part 4 by the circuit block.例文帳に追加

電源制御部２は、待機状態にする該当回路ブロックの電源オフまたはチップ全体の電源オフに先だって該当回路ブロックに対して制御信号ＳＴを活性化し、その回路ブロックがデータを処理した演算結果をメモリ部４に退避させる。 - 特許庁

By the memory 3 of 2nd specification, a chip select signal CS of a 2nd activation control signal is activated at the effective timing, and the read or the write is executed by catching the testing address given to the partially shared address bus while operating by using the aforementioned testing clock as reference.例文帳に追加

第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

The field sequential system drive circuit, that consists of an analog/digital converter circuit that converts at least a video signal consisting of R, G, B signals into digital signals, of a field memory to which the converted digital signal is written by each field, and of a field sequential control circuit controlling a color decoder, the analog/digital converter circuit and the field memory, is integrated into one chip.例文帳に追加

少なくとも、ビデオ信号からＲ、Ｇ、Ｂの映像信号に分割された映像信号をデジタル信号に変換するＡ／Ｄ変換回路と、変換されたデジタル信号を１フィールド毎書込むフィールドメモリと、カラーデコーダ、Ａ／Ｄ変換回路、フィールドメモリを制御するフィールドシーケンシャル制御回路で構成されるフィールドシーケンシャル方式駆動回路を１チップに集積したフィールドシーケンシャル方式駆動回路用集積回路とする。 - 特許庁

Thereby, information stored in a memory part of the IC chip 5 connected to the adjustment terminal 4 can be read out from the memory part or information such as a parameter necessary for operation for determining electric characteristics such as an oscillation frequency and a frequency temperature characteristic can be written without covering the adjustment terminal 4 with the under fill 6 to be the adhesive resin even after forming the underfill 6 as the adhesive resin.例文帳に追加

このため、接着樹脂としてのアンダーフィル６が形成された後においても、調整端子４が接着樹脂としてのアンダーフィル６により覆われることなく、調整端子４に接続されたＩＣチップ５のメモリー部からメモリー部に記憶された情報を読み込む、もしくは発振周波数や周波数温度特性などの電気的特性を決める演算に必要なパラメーターなどの情報を書き込むことができる。 - 特許庁

The controller 3a consists of AND circuits AD1 to AD16, only an AND circuit corresponding to a memory selected by any of chip enable signals CE1 to CD4 performs input-output of a data signal, an address signal or the like, and the other memories reduce parasitic capacitance to be driven in the module 3 and accelerate a memory system by electrically disconnecting a connection path.例文帳に追加

メモリコントローラ３ａは、論理積回路ＡＤ１〜ＡＤ１６から構成され、チップイネーブル信号ＣＥ１〜ＣＥ４のいずれかによって選択されたメモリに対応する論理積回路だけがデータ信号、アドレス信号などの入出力を行い、その他のメモリは接続経路を電気的に切断することにより、メモリモジュール３における駆動すべき寄生容量を大幅に低減し、メモリシステムを高速化する。 - 特許庁

In a memory module, a plurality of memories 2 are mounted on a module substrate 1, Vref-Vss impedance near the memories 2 is coupled with Vss by a decoupling capacitor 5 and Vref planes 4 to reduce impedance, the Vref plane 4 is individually provided for each memory 2, and the Vref planes 4 are connected by high-impedance wiring or high-impedance chip components 3-1, 3-2.例文帳に追加

メモリモジュールにおいて、モジュール基板１上にメモリ２を複数実装し、このメモリ２の近傍のＶｒｅｆ−Ｖｓｓ間インピーダンスをデカップリングコンデンサ５とＶｒｅｆプレーン４でＶｓｓと結合させて広い周波数領域で低インピーダンス化を図り、Ｖｒｅｆプレーン４は各メモリ２毎に個別に設け、Ｖｒｅｆプレーン４間を高インピーダンス配線、又は高インピーダンスチップ部品３−１，３−２で接続する。 - 特許庁

The data processing chip includes a plurality of dice, the die including a plurality of processor units and at least the second die including at least one data storage memory device, the first and second dice arranged so that, for each of at least a subset of the processor units provided in a first layer, a dedicated storage memory device is provided in a second layer.例文帳に追加

複数のダイスが含まれており、第１のダイスには複数のプロセッサユニットが含まれており、少なくとも１つの第２のダイスには少なくとも１つのデータ記憶メモリ装置が含まれており、前記の第１および第の２のダイスを配置構成して、第１の層に設けられている前記のプロセッサユニットの少なくとも１つの部分集合毎に、専用の記憶メモリ装置が第２の層に設けられていることを特徴とするデータ処理チップを構成する。 - 特許庁

This TV receiver is provided with a setting key to be operated when setting the RATING information, a decoder 4 for extracting the RATING information from a V-chip signal, a memory 5 for storing the RATING information set by the user and a control circuit 1 for reading the RATING information from the decoder 4 and storing the read RATING information in the memory 5 when the setting key is pressed by the user.例文帳に追加

本発明のＴＶ受像機は、ＲＡＴＩＮＧ情報を設定する際に操作すべき設定キーと、Ｖ−ｃｈｉｐ信号からＲＡＴＩＮＧ情報を抽出するデコーダ４と、ユーザにより設定されたＲＡＴＩＮＧ情報を記憶するためのメモリ５と、ユーザにより設定キーが押下されたとき、デコーダ４からＲＡＴＩＮＧ情報を読み出し、読み出したＲＡＴＩＮＧ情報を前記メモリ５に格納する制御回路１とを具えている。 - 特許庁

Then the IC chip 1A acquires one parameter needed to access the key data from the communication partner, outputs the other parameter to the communication partner, and access the memory region by using the acquired parameter to acquire the key data, thereby outputting the acquired key data as data of a session key to communication equipment 2A.例文帳に追加

そして、ＩＣチップ１Ａは、鍵データをアクセスするために必要な一方のパラメータを通信相手から取得し、他方のパラメータを通信相手に対して出力し、取得した一方のパラメータを用いてメモリ領域にアクセスし、鍵データを取得し、取得した鍵データをセッション鍵のデータとして通信機器２Ａに出力する。 - 特許庁

The memory control chip has an address conversion part for, if an access request to a specific address in the first storage area which is indicated in the address information is issued, specifying an address by converting the specific address into its corresponding address in the second storage area on the basis of the correspondence indicated in the address information.例文帳に追加

メモリコントロールチップは、アドレス情報に示される第１の記憶領域内の特定のアドレスに対してアクセス要求があった場合には、アドレス情報に示される対応関係に基づいて特定のアドレスをこれに対応する第２の記憶領域内のアドレスに変換してアドレス指定を行うアドレス変換部を有する。 - 特許庁

The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加

ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁

When the program processing of the one-chip microcomputer runs away, the contents of the specific address of the RAM 6 are made different from the contents intentionally prepared at the time of initialization, so that even when a rewriting subroutine program instruction is executed in error due to a runaway of program processing, the contents of the flash memory 1 can be prevented from being rewritten in error.例文帳に追加

これにより、１チップマイクロコンピュータのプログラム処理が暴走した時は、ＲＡＭ６の特定番地の内容が初期化時点で意図的に作成した内容とは異なってしまう為、プログラム処理の暴走に伴い書き換え用のサブルーチンプログラム命令が誤って実行されても、フラッシュメモリ１の誤書き換えを防止できる。 - 特許庁

The single chip data processing device is characterised by being provided with a first conductive-type substrate having a first doping concentration, a first well formed on the substrate, a first conductive-type second well which is deeper than the first well and has a higher concentration than the first doping concentration and a nonvolatile memory cell formed on the second well.例文帳に追加

第１ドーピング濃度を有する第１導電型の基板と、この基板に形成された第１ウェルと、第１ウェルより深く、第１ドーピング濃度より高い濃度を有する第１導電型の第２ウェルと、第２ウェル上に形成された不揮発性メモリセルとを備えることを特徴とする単一チップデータ処理装置である。 - 特許庁

The first error-correcting code(ECC) of an ECC circuit 107 of a controller 102 and the second ECC of on-chip ECC circuits 120-123 of flash memory chips 111-114 are made to be a BCH code (especially RS code) using the same Galois field and further, the generated polynomial of both the ECC has a continuous root.例文帳に追加

コントローラ（１０２）のＥＣＣ回路（１０７）における第１エラー訂正符号とフラッシュメモリチップ（１１１〜１１４）のオンチップＥＣＣ回路（１２０〜１２３）における第２エラー訂正符号とを、同じガロア体を用いたＢＣＨ符号（特にＲＳ符号）とし、さらに両エラー訂正符号の生成多項式は連続した根を持つものとする。 - 特許庁

A memory chip comprises: a storage unit in which a storage region is formed to store data in any storage capacity greater than a first standard storage capacity and less than a second standard storage capacity that is twice of the first standard storage capacity; and a control unit for controlling write and read operations of data into and from the storage unit.例文帳に追加

第１標準容量より大きく、第１標準容量より２倍大きい第２標準容量より小さい任意容量でデータを保存するための保存領域が形成される保存部と、保存部へのデータの書き込み、及び保存部からのデータの読み取りを制御する制御部と、を具備するメモリチップである。 - 特許庁

Since the teaching chip 5 supported so as to be freely moved back is moved back by a retreat mechanism 9 and a retreat detection means 11 detects the moment, head detection means (25 and 27) detect the posture and position of the head 3 at the moment and store them in a memory 23 and thus, teaching is performed.例文帳に追加

後退機構９により後退自在に支持されたティーチングチップ５は後退し、この瞬間を後退検出手段１１が検出するので、この瞬間における加工ヘッド３の姿勢および位置を加工ヘッド検出手段２５、２７が検出してメモリ２３に記憶することによりティーチングを行う。 - 特許庁

The one chip microcomputer 10 has a starting register 18 starting a test operation and a built-in self test starting pattern generator 19 setting initial values in test control circuits (a pseudo random number generator 14, a logic circuit inspection compressor 15, a pattern generator 16 and a memory inspection compressor 17) for a built-in self test function.例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

To enable a semiconductor memory chip having a flip connection structure to realize a high-speed operation by rectilinearly arranging signal wires that connect peripheral circuit units and sub-arrays to pass through between pads in pad arrangement areas so as to make the sub-arrays uniform in signal delay time and signals equal to one another in propagation time.例文帳に追加

フリップ接続構造の半導体メモリチップにおいて、周辺回路部とサブアレイとの間を接続する信号線を、途中のパッド配置部のパッド間を通過するように直線的に配置し、各サブアレイ間での信号の遅延時間のバラツキを避け、信号の伝播時間を揃えることにより高速動作を実現する。 - 特許庁

The semiconductor storage device comprises a base board 101 provided with the command/address external terminal group CA, the data input/output external terminal group DQ and a single-chip selection external terminal CS, and the plurality of memory chips 110-113 laminated on the base board 101 and capable of reading operation and writing operation independently, respectively.例文帳に追加

コマンド・アドレス外部端子群ＣＡ、データ入出力外部端子群ＤＱ、並びに、単一のチップ選択外部端子ＣＳを有するベース基板１０１と、ベース基板１０１上に積層され、それぞれ単独で読み出し動作及び書き込み動作が可能な複数のメモリチップ１１０〜１１３とを備える。 - 特許庁

When an unbuffered type one with ECC function is adapted as a memory module 20, an internal C/A bus structure 50 is set to signal T- branch topology, the output impedance of a chip set 10 is set substantially constant, and a capacity 70 for cutting the high frequency component of a C/A signal is added to a C/AA bus 30.例文帳に追加

メモリモジュール２０としてＥＣＣ機能付のアンバッファタイプのものを採用した場合には内部Ｃ／Ａバス構造６０をシングルＴ−ブランチトポロジとし、チップセット１０の出力インピーダンスを実質的に一定とし、Ｃ／ＡＡバス３０にＣ／Ａ信号の高周波数成分をカットするための容量７０を付加した。 - 特許庁

A microcomputer, a high speed memory section 212 and a transfer control circuit are integrated in the same chip, a control circuit 616 arbiters an access from the microcomputer to a RAM 618, and an access from the transfer control circuit to the RAM 618 and the RAM 618 is accessed according to the arbitration result.例文帳に追加

マイクロプロセッサ２１０、高速メモリ部２１２、転写制御回路２１４を同一チップに集積すると共に、マイクロプロセッサ２１０からＲＡＭ６１８に対するアクセスと転写制御回路２１４からＲＡＭ６１８に対するアクセスを制御回路６１６において調停し、この調停結果にしたがってＲＡＭ６１８をアクセスする。 - 特許庁

The conventional multi-port cache memory is excellent in high speed since it is constituted by using multi-port cell blocks, however, chip size is increased when erroneous cache is attempted to be reduced by increasing its capacity since the areas of the cell blocks to be components increase in proportion to square of the number of ports, which becomes a cause of cost increase.例文帳に追加

従来のマルチポートキャッシュメモリはマルチポートセルブロックを用いて構成されるので高速性には優れているが、構成要素となるセルブロックの面積がポート数の２乗に比例して増大するため、大容量化してキャッシュミスを低減しようとすればチップサイズが増大し、コストアップの原因となっていた。 - 特許庁

To ensure a sound profit of the consumable business of a maker as a part of a competitive product and copied product countermeasure of an ink cartridge, by making it unable to rewrite fraudulently remaining amount data after a fraudulent replenishment of an ink by making it unable to rewrite a memory chip having ink remaining amount data recorded on an ink tank.例文帳に追加

インクカートリッジの競合品＆模倣品対策の一環で、インクタンクに備えたインク残量データを記録したメモリチップの書き換えを不可能にすることで、インクの不正補充後の残量データ不正書き換えを不可能にし、メーカの消耗品ビジネスの健全なる利益を確保することを目的とする。 - 特許庁

The method of manufacturing the memory card has a process of preparing a molding die having an adjustor adjustable in the amount of projection projecting into a cavity, and a process of injecting resin into the cavity while projecting the adjustor into the cavity, to seal a semiconductor chip arranged on a substrate, with the resin.例文帳に追加

メモリカードの製造において、キャビティの中に突出する突出量の調節が可能な調節体を有する成形型を準備する工程と、前記キャビティの中に前記調節体を突出させた状態で前記キャビティの中に樹脂を注入して、基板上に配置された半導体チップを樹脂封止する工程とを有する。 - 特許庁

The debug function-incorporated microcomputer, which has in a microcomputer chip 10 an MMU (memory management unit) 4 for converting a logical address to a physical address and a DBG (debug unit) 3 with a bus tracing function and a bus breaking function, has a setting register 32 for switching on or off the conversion function of the MMU 4.例文帳に追加

マイクロコンピュータチップ１０内部に、論理アドレスから物理アドレスへの変換を行うＭＭＵ（メモリマネージメントユニット）４と、バストレース機能やバスブレーク機能を有するＤＢＧ（デバックユニット）３とを有するデバック機能内蔵型マイクロコンピュータにおいて、ＭＭＵ４の変換機能のオン、オフを切り替える設定レジスタ３２を設ける。 - 特許庁

To make feasible of securing the sufficient reading out signal voltage suppressing the increase in the cell size and chip size as well as soft error even if a non-volatile ferroelectic memory is high densified to narrow the ferroelectric capacitor area of the cell further reducing the polarization amount thereof.例文帳に追加

不揮発性の強誘電体メモリにおいて、高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ，チップサイズの増大を抑えつつ、さらにソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする。 - 特許庁

The IC chip 4 for storing the memory-stored information of the battery 1 in the opened state of the safety valve 1A is arranged on the circuit board 3.例文帳に追加

パック電池は、安全弁１Ａを有する電池１と、この電池１を収納しているケース２と、このケース２に収納されて電池１に対向して配置されてなる回路基板３とを備え、回路基板３には、安全弁１Ａの開弁状態における電池１のメモリ記憶情報を記憶するＩＣチップ４を配置している。 - 特許庁

To shorten an inspecting time, to extend a life of a probing needle, and not to mishandle information of a chip to be skipped at a second wafer inspection of a semiconductor integrated circuit to be inspected by a first wafer inspection as for memory part and a second wafer inspection of a logic part.例文帳に追加

メモリ部の検査としての第１ウェハー検査が行われ、次にロジック部の検査としての第２ウェハー検査が行われる半導体集積回路において、検査時間を短くするとともに、プローブ針の寿命を長くし、かつ第２ウェハー検査においてスキップするチップの情報を誤ることがないようにする。 - 特許庁

In the protection method of an electrical communication terminal including a personal element to be needed for electrical communication network access of a chip card type, the terminal T includes a processing device, at least one operation memory including information to be needed for an operation of the terminal, i.e. an operation program of the terminal, and data to be needed for the program.例文帳に追加

チップカードタイプの電気通信ネットワークアクセスに必要な個人的な構成要素を含む電気通信端末の保護方法に関するものであり、端末Ｔは、処理装置、端末の作動に必要な情報すなわち端末の作動プログラムを含む少なくとも一つの作動メモリ、およびこのプログラムに必要なデータを含む。 - 特許庁

Access to the memories MEM1-MEMn is controlled by controlling a test sequence of the memories MEM1-MEMn by a test sequence control part 1 according to the test sequence setting from the outside, and by enabling/disabling chip enable signals CE1-CEn by a memory access control part 2 according to instructions from the test sequence control part 1.例文帳に追加

テストシーケンス制御部１が、外部からのテストシーケンス設定に従ってメモリＭＥＭ１〜ＭＥＭｎのテストシーケンスを制御し、メモリアクセス制御部２が、テストシーケンス制御部１からの指示に従ってチップイネーブル信号ＣＥ１〜ＣＥｎの有効／無効を切り替え、メモリＭＥＭ１〜ＭＥＭｎへのアクセスを制御する。 - 特許庁

To effectively use the interiors of trench regions for a wiring, to contrive reduction in a chip size, to reduce the size of a cell pattern in the direction intersecting orthogonally a word line in the case where a semiconductor device is applied to the memory cell of a CMOS STRAM, and to enable the speedup of the STRAM in the device using a trench element isolation structure.例文帳に追加

トレンチ型素子分離構造を用いた半導体装置において、トレンチ領域の内部を配線のために有効に活用し、チップサイズの縮小化を図り、ＣＭＯＳ型のＳＲＡＭのメモリセルに適用した場合には、ワード線に直交する方向のセルパターン寸法を縮小化し、ＳＲＡＭの高速化を実現する。 - 特許庁

Thereby, even if a clock terminal, an address terminal, and a command terminal are connected commonly among a plurality of semiconductor memory devices in a test time in a wafer state, since a clock signal can be received from the data input/output terminal DQ, a code performing pseudo minute adjustment of reference voltage can be supplied individually for each chip.例文帳に追加

これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子ＤＱから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。 - 特許庁

To provide a data security system, capable of being reduced in cost, even in when it is incorporated inside a microcomputer system to be one-chip configuration only by adding a small-scale circuit, and preventing the alteration of a program by a third party and improving security and secretness confidentiality function to an exterior memory.例文帳に追加

小規模の回路追加だけでよくマイコンシステム内に内蔵して１チップ構成とした場合でも低コスト化を実現することができるとともに、外付メモリに対するセキュリティ機能として、第三者によるプログラムの改変造を防止することができ、安全性および機密性を向上することができるデータセキュリティシステムを提供する。 - 特許庁

The unit 33 detects that the final sheet in a pack has been used on the basis of the fact that the radio IC chip information attached on a sheet in the tray 24 cannot be read, and transfers link data based on the information recorded in the internal memory in the unit 33 to a sheet inventory information management unit 35.例文帳に追加

セット用紙情報管理部３３は、給紙トレイ２４内の用紙に付された無線ＩＣチップ情報が読みとれなくなったことに基づいて、パック内最終用紙が使用されたことを検知し、セット用紙情報管理部３３の内部メモリに記録された情報に基づくリンクデータを在庫用紙情報管理部３５に転送する。 - 特許庁

Signal lines (address buses) 24, 26 for applying a chip selection signal to the terminals of the first and second ROMs 31, 33 from the main board 201 are provided so as to be made accessible to not only the second ROM 33 but also the first ROM 31 using a bus line 22 for connecting a memory control part 25 and the second ROM 33.例文帳に追加

メモリ制御部２５と第２のＲＯＭ３３とを接続するバスライン２２を使用して、第２のＲＯＭ３３だけでなく第１のＲＯＭ３１へもアクセスが可能なように、メインボード２０１側から第１のＲＯＭ３１、第２のＲＯＭ３３の端子に対し夫々チップセレクト信号を印加するための信号線（アドレスバス）２４、２６が備えられている。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

To disclose technology capable of easily adjusting an operating speed and a tWR (time to write recovery) of a chip by generating a control signal for regulating a potential of an internal power source voltage of an internal circuit when the internal circuit enters into a specific mode for high-speed operation, more detailedly in setting an extended mode register about a semiconductor memory device.例文帳に追加

本発明は半導体メモリ装置に関し、より詳しくは拡張モードレジスタセッティング時に内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する制御信号を発生してチップの動作速度及びtWRを容易に調節することができる技術を開示する。 - 特許庁

This one-chip microcomputer 10 is provided with a starting register 18 for starting test operation for an incorporation self-checking function, and an incorporation self-check starting pattern generator 19 for setting an initial value to a test control circuit (a pseudo random number generator 14, a logic circuit checking compressor 15, a pattern generator 16 and a memory checking compressor 17).例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

Electronic circuit device comprises electrodes 11, 12 connected to an electronic circuit pattern formed on a semiconductor chip and ball bumps 16 connected with a solder 15 to the electrodes 11, 12, the ball bumps are made of a shape memory alloy having a shape recovery temperature set higher than room temperature, and the maximum temperature is of shape recovery temperature during use of a semiconductor device.例文帳に追加

半導体チップの形成された電子回路パターンに接続する電極（１１，１２）に、形状回復温度が常温よりも高く設定されており、半導体装置の使用時の最高温度が形状回復温度程度であるような形状記憶合金からなるボールバンプ１６がはんだ１５により接合されている構成とする。 - 特許庁

In the manufacturing method of a non-contact type IC card, whether each IC formed on a wafer operates normally or not, is inspected and specific data is written in a nonvolatile memory inside the IC whose result of inspection is normal after a semiconductor process of the wafer is completed when an IC chip for mounting on the IC card is manufactured.例文帳に追加

本発明の非接触式ＩＣカードの製造方法は、ＩＣカードに実装するためのＩＣチップを製造するＩＣ製造時に、ウェハの半導体プロセスを完了した後、ウェハに形成された各ＩＣが正常に動作するか否かを検査し、検査結果が正常であるＩＣの内部の不揮発性メモリに特定データを書き込むように構成したものである。 - 特許庁

To provide a semiconductor memory device in which read speed can be increased and current consumption can be reduced by preventing the output of data errors by making the delay caused by parasitic CR equal to or more by arranging an ATD pulse synthesizing circuit at a center of a chip and suppressing parasitic CR as much as possible.例文帳に追加

ＡＴＤパルス合成回路をチップ中央に配置することで、寄生ＣＲを極力揃えることにより、寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる半導体記憶装置を提供する。 - 特許庁

The development cartridge regards at least one of a push projection 222 for inputting a push pressure for bringing a development roller 33 into contact with a photosensitive drum 27 in a push state and a separation projection 209 for inputting separation force for separating the development roller 33 from the photosensitive drum 27 as a terminal connected electrically to a memory chip 223 arranged in the development cartridge 25.例文帳に追加

現像ローラ３３を感光ドラム２７に押圧状態で接触させるための押圧力が入力される押圧突起２２２、および現像ローラ３３を感光ドラム２７から離間させるための離間力が入力される離間突起２０９の少なくとも一方を、現像カートリッジ２５に配置されるメモリチップ２２３と電気的に接続された端子とする。 - 特許庁