「memory processor」に関連した英語例文の一覧と使い方(64ページ目) - Weblio英語例文検索

This processor has a printer mode, a fax mode and a copy mode in which the input forms of image information are different, stores image information inputted by each mode once in a memory, subsequently sets an output priority with respect to the stored image information and outputs the image information according to the output priority.例文帳に追加

画像情報の入力形態が異なるプリンタモード，ファックスモード，コピーモードを有し、各モードにより入力された画像情報をメモリに一旦記憶させた後、記憶された画像情報に対して出力順位を設定し、その出力順位に応じて画像情報を出力する。 - 特許庁

As trace data 114 outputted from the processor 100 incorporating the cache memory 102, information on an instruction fetch value 109 and a cache hit value 110 are added to branching destination address information and outputted, thereby the trace and cache hitting ratio can be computed without losing real-time property.例文帳に追加

キャッシュメモリ１０２を内蔵したプロセッサ１００から出力されるトレースデータ１１４として、命令フェッチ値１０９及びキャッシュヒット値１１０の情報を分岐先アドレス情報に付加して出力することにより、リアルタイム性を失わずにトレース、キャッシュヒット率の算出を可能にしたものである。 - 特許庁

The processor 20 creates a first video signal corresponding to an optical image of the subject of imaging obtained by means of the scope 10, and creates a second video signal either by reading the character data corresponding to the decoded data from a memory 32 or by reading the fixed character data from the ROM of a system controller 22.例文帳に追加

プロセッサ２０は、スコープ１０により得られた光学的被写体像に対応する第１ビデオ信号を生成し、また復号データに対応する文字データをメモリ３２から読み出すあるいはシステムコントローラ２２のＲＯＭから固定文字データを読み出して第２ビデオ信号を生成する。 - 特許庁

A 3D content display device 100 includes: an input device 102 (106); a display 101; a memory 111 for storing 3D contents for displaying a plurality of objects; and a processor 110 for displaying the plurality of objects and a pointer on the display.例文帳に追加

入力装置１０２（１０６）と、ディスプレイ１０１と、複数のオブジェクトを表示するための３Ｄコンテンツを記憶するためのメモリ１１１と、複数のオブジェクトとポインタとをディスプレイに表示させるためのプロセッサ１１０とを備える３Ｄコンテンツ表示装置１００が提供される。 - 特許庁

The processor produces a composite image in the stage of outputting on the buffer area of a main memory 9 from the RPUs 1, 2 (5A, 5B) to output and display the composite image on an image display 8 at a high frame rate, without needing a separate operation for producing the composite image.例文帳に追加

また、ＲＰＵ１，２（５Ａ，５Ｂ）から主メモリ９上のバッファ領域に出力する段階で合成画像を生成することで、別途合成画像を生成する動作を必要とせず、合成画像を高フレームレートで画像表示部８へ出力表示することができる。 - 特許庁

The system (100) includes a floor terminal (30) for recognizing an identification code of a person or item, a data memory (310) for storing a user profile with details with respect to a predefined destination floor or to access authorization to a zone of a building, and a processor (311) for associating the recognized identification code with the user profile.例文帳に追加

システム（１００）は、人またはアイテムの識別コードを認識する階端末（３０）、所定の宛先階または建物のゾーンへのアクセス許可の詳細を伴うユーザプロファイルを格納するデータメモリ（３１０）、認識された識別コードをユーザプロファイルと関連づけるプロセッサ（３１１）を含む。 - 特許庁

The moving image processor is provided with an address generation circuit 40 for a decode processing part 33, an address generation circuit 41 for a decode processing part 34, an address generation circuit 42 for a prefetch memory update control part 36, and a used/unused flag register 44 showing whether each of the memories 38_0 to 38_3 is accessed or not.例文帳に追加

復号処理部３３用のアドレス生成回路４０、復号処理部３４用のアドレス生成回路４１、プリフェッチメモリ更新制御部３６用のアドレス生成回路４２、メモリ３８＿０〜３８＿３の各々がアクセスされているか否かを示す使用／未使用フラグレジスタ４４を設ける。 - 特許庁

The light quantity of the white light is reduced to prevent a halation of the regular image by the control of a CPU 36 based on a TWIN table or a MIX table read out from the table memory 52 and a luminance signal from a processor-side image signal processing circuit 48.例文帳に追加

そして、テーブルメモリ５２から読出されたＴＷＩＮテーブル、又はＭＩＸテーブルと、プロセッサ側映像信号処理回路４８からの輝度信号とに基づいて、ＣＰＵ３６の制御によって白色光の光量が低下され、通常画像のハレーションが防止される。 - 特許庁

To provide an information processor which makes it easy to rewrite a data storage area and disables a program storage area to be rewritten by mapping a ROM to the address space of a CPU only when the data storage area in a nonvolatile memory is rewritten.例文帳に追加

不揮発性メモリ内のデータ記憶領域を書き換える場合のみＲＯＭがＣＰＵのアドレス空間にマッピングされるようにすることにより、データ記憶領域の書き換えを容易にし、プログラム記憶領域が書き換えられないようにすることができる情報処理装置を提供する。 - 特許庁

Not a CPU 2 but a dedicated processor 3 executes therein specific processing (preprocessing, determination of an address in a command memory 4 stored with a command code for the interruption program in response to the interruption input, post-processing) required for executing the interruption program when the interruption input is generated.例文帳に追加

ここで、割込み入力発生時に割込みプログラムの実行に必要な特定処理（前処理、割込み入力に応じた割込みプログラム用の命令コードが格納されている命令用メモリ４のアドレスの判別、後処理）は、ＣＰＵ２でなく専用プロセッサ３にて実行する。 - 特許庁

This receiver includes an RF front end for receiving a satellite positioning signal, an analog/digital converter for sampling the signal received in order to create a signal sample, the memory, and a processor for deriving the code phase and pseudo range and processing the signal sample to calculate the position measurement.例文帳に追加

この受信機は、衛星測位信号を受信するＲＦフロント・エンドと、信号サンプルを生成するために受信された信号をサンプリングするアナログ／ディジタル変換器と、メモリと、符号位相および擬似距離を導出し、位置測定を計算するために信号サンプルを処理するプロセッサとを含む。 - 特許庁

A semiconductor integrated circuit LSI mountable to a disk drive recording/reproducing device 0001 includes: a signal processor 0107 of an RF signal read from a pickup; a servo controller 0106 responsive to a servo error signal read from the pickup; a memory controller 0108; and an external interface 0110.例文帳に追加

ディスクドライブ記録再生装置０００１に搭載可能な半導体集積回路ＬＳＩは、ピックアップから読み出されるＲＦ信号の信号処理部０１０７、ピックアップから読み出されるサーボ誤差信号に応答するサーボ制御部０１０６、メモリ制御部０１０８、外部インターフェース０１１０を含む。 - 特許庁

A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request.例文帳に追加

プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。 - 特許庁

Each core 112 of a multi-core processor 11 allocates a virtual address inside a main memory space to a physical register inside a register file 1112 based on a request from a program, records correspondence relation between the virtual address and the physical register in a virtual register conversion table 1121, and manages it.例文帳に追加

マルチコアプロセッサ１１の各コア１１２は、プログラムからの要求に基づき、メインメモリ空間中の仮想アドレスをレジスタファイル１１１２内の物理レジスタに割り当て、当該仮想アドレスと物理レジスタとの対応関係を仮想レジスタ変換表１１２１に記録して管理する。 - 特許庁

When a host 1 writes the flag of a control program 32 stored in the memory 3 in a flag register 4, and issues an interruption request, the I/O processor 2 performs its transition to the interrupting processing of the control program 31, and reads the flag of the flag register 4, and starts the control program 32.例文帳に追加

ホスト１がメモリ３に格納されている制御プログラム３２のフラグをフラグレジスタ４に書き込み割り込み要求を行うと、Ｉ／Ｏプロセッサ２が制御プログラム３１の割り込み処理に移行させ、フラグレジスタ４のフラグを読み込んで、制御プログラム３２を起動させる。 - 特許庁

To provide an image processing method and a processor which can make a size of a memory necessary for storing threshold value masks smaller by decomposing for storage the threshold value masks consisting of multiple element threshold value masks into ID masks consisting of ID numbers allotted to the element threshold value masks.例文帳に追加

複数の要素閾値マスクからなる閾値マスクを要素閾値マスクに割り当てたＩＤ番号によって構成されるＩＤマスクに分解して記憶することにより、閾値マスクの保持に必要な記憶装置の容量を小さくすることができる画像処理方法及び装置の提供を目的とする。 - 特許庁

The signal processor is equipped with a waveform memory, two or more read taps thereof, a read address control part 24, a cross-fade composition part 26 which combines and cross-fades a plurality of output signals of the readout taps, a cross-fade gain calculation part 25, and an attack detection part which detects an attack section having a high wave height.例文帳に追加

波形メモリと、この２以上の読み出しタップと、読出アドレス制御部２４と、読み出しタップの複数の出力信号を互いに合成してクロスフェードを行うクロスフェード合成部２６と、クロスフェードゲイン計算部２５と、波高の高いアタック区間を検出するアタック検出部を備える。 - 特許庁

Further claimed is a radio frequency identification transponder wherein a signal processor extracts an identifier from the interrogation signal and is responsive to the identifier and the stored data to determine whether some or all of the identifiers is stored in the dynamic memory array.例文帳に追加

また、信号プロセッサが呼掛け信号から識別子を抽出し、かつ、識別子および記憶されているデータに応答して、識別子のいくつか、あるいはすべてをダイナミック・メモリ・アレイに記憶させるかどうかを決定する無線周波数識別トランスポンダが特許請求される。 - 特許庁

A video/audio recording and playing system is connected to a computer, a display device, a microphone, a camera, a network and a speaker, and includes a video splitter, a video switch, a video converter, a video decoder, an AV compressor, an audio decoder, a processor, a memory, an AV restoration means, an audio encoder and a video encoder.例文帳に追加

本発明に係る映像音声記録再生システムは、コンピューター、表示装置、マイク、カメラ、ネット及びスピーカーに接続し、且つビデオスプリッターと、ビデオスイッチと、ビデオコンバーターと、ビデオデコーダと、ＡＶ圧縮手段と、オーディオデコーダと、処理器と、メモリと、ＡＶ復元手段と、オーディオエンコーダと、ビデオエンコーダと、を備える。 - 特許庁

The image processor includes: a vertical position detection part 310 for detecting the vertical position on a screen of right-eye image data or left-eye image data configuring a stereoscopic image; and a frame memory 302 for delaying the phase of the right-eye image data or the left-eye image data according to the vertical direction-position.例文帳に追加

立体画像を構成する右目用画像データ又は左目用画像データの画面上での垂直方向位置を検出する垂直位置検出部３１０と、右目用画像データ又は左目用画像データの位相を、垂直方向位置に応じて遅延させるフレームメモリ３０２と、を備える。 - 特許庁

The data processor 100 has a handler 14 for IC memory and a handler 15 for communication according to processing content, a handler management table 17 which stores information representing correspondence relation between a transmitting destination for transmitting a message generated by the application 11 and a handler means and a driver 12.例文帳に追加

データ処理装置１００は、処理内容に応じたＩＣメモリ用ハンドラ１４、通信用ハンドラ１５を備えるとともに、アプリケーション１１で生成されたメッセージを送信する送信先とハンドラ手段との対応関係を示す情報を記憶するハンドラ管理テーブル１７、並びにドライバ１２を備えている。 - 特許庁

A switch controls an instruction processor 100 to interpret each instruction under, alternately, the first or second instruction set as directed by the first flag value of the table entry corresponding to a memory page for the instruction in response to a first flag value stored in each table entry.例文帳に追加

スイッチは、各テーブルエントリに記憶された第１のフラグ値に応答し、命令のメモリページに対応するテーブルエントリの第１のフラグ値による指示に従って代替的に第１または第２の命令セットのもとで命令を解釈するように命令プロセッサ１００を制御する。 - 特許庁

To provide a slot machine which reduces processing loads on a processor and reduces the required storage area of a memory while improving player's expectations of a free game by imparting an allotment higher than that in a normal game when a first symbol is arranged in the free game.例文帳に追加

フリーゲーム中に第１のシンボルが配置された場合に通常ゲームより高い配当を付与することにより、フリーゲームに対する遊技者の期待感を向上させつつ、プロセッサの処理負担の軽減とメモリの必要記憶領域の縮小化を実現したスロットマシンを提供する。 - 特許庁

A background image stored in a background image memory 3 is converted into the output resolution at a resolution converter 4, screen processes at a gradation corrector 5 so as to secure substantial coincidence between the gradation set before and after the screen processing and screen processes at a screen processor 6 into the number of lines larger than the number of the output lines.例文帳に追加

背景画像メモリ３中の背景画像は、解像度変換部４で出力解像度に変換後、階調補正部５で網点処理前後の階調をほぼ一致させるように階調補正処理を行い、網点処理部６で出力線数よりも荒い線数で網点処理を行う。 - 特許庁

This portable data processor is so structured such that when a life-saving button 14 installed separately from operation buttons 13 for inputting characters and numerics is operated, a processing part 17 verifies the inputted ID and password, thereafter, reads life-saving/medical data I_DATA from a memory 15 to display them on a display 10.例文帳に追加

文字や数字を入力する操作ボタン１３とは別に設けられた救命ボタン１４が操作されると、処理部１７は、入力されたＩＤおよびパスワードを検証した後に、メモリ１５から救命・医療データＩ＿ＤＡＴＡを読み出し、これをディスプレイ１０に表示する。 - 特許庁

To provide an information processing method, an information processor, a program and a storage medium, with which it is prevented that a user does not notice that a system is left in a reception disable state since a memory is full and that he or she does not recognize how many mails that cannot be received are left in a mail server.例文帳に追加

メモリフルで受信できない状態で放置されていることに気が付かず、また、受信できないメールがどれくらいメールサーバに残っているかが分からないということを防止することができる情報処理方法、情報処理装置、プログラム及び記憶媒体を提供する。 - 特許庁

The address conversion part 3a calculates a plurality of real addresses positioned on the periphery of a logic address on the basis of the logic address from the processor 1, and instructs reading of a plurality of pieces of pixel value data respectively corresponding to the plurality of calculated real address to the image memory 2.例文帳に追加

アドレス変換部３ａは、プロセッサ１からの論理アドレスに基づいて、論理アドレスの周辺に位置する複数の実アドレスを算出するとともに、画素メモリ２に対して、算出された複数の実アドレスのそれぞれに対応する複数の画素値データの読み出しを指示する。 - 特許庁

The image processor is coupled with the memory storage unit and includes a discrete cosine transformation(DCT) divided intensity image filter which is adapted so as to provide a discrete cosine transformed divided intensity image filter output signal in response to the spatially regulated intensity image.例文帳に追加

画像プロセッサは、メモリ格納ユニットに結合され、前記空間的に規定された強度画像に応答して、離散余弦被変換被分割強度画像フィルタ出力信号を提供するように適合されている離散余弦被変換（ＤＣＴ）被分割強度画像フィルタを含む。 - 特許庁

Even when a storage device is not provided with a function to execute the mutual authentication process, execution of the mutual authentication process for a virtual memory device formed within the data processor is defined as the execution condition of the data reproducing process from the storage device or of the data recording process for the storage device.例文帳に追加

記憶装置が相互認証処理の実行機能を持たない場合においてもデータ処理装置に構成した仮想メモリデバイスとの相互認証処理の成立を記憶装置からのデータ再生処理または記憶装置に対するデータ記録処理の実行条件とする。 - 特許庁

The set of encoded data for each attribute is decoded by a decoder 1007 to produce a set of the image data for each attribute, which is then subjected to image processing for each attribute by an image processor 1008 and compounded through OR operation before being transferred to a line memory 1009.例文帳に追加

この属性別符号データの組は復号装置１００７により属性別画像データの組に復号され、これは画像処理装置１００８において属性別に画像処理が施されたのちＯＲ演算により合成されてからラインメモリ１００９へ転送される。 - 特許庁

A DMAC 100 stores data output from the ASRC 11 in a FIFO 131X (131Y) and performs DMA transfer from the FIFO 131X (131Y) to a local memory 200X (200Y) using a period when the DMAC 100 is not accessed by the processor core 300X (300Y).例文帳に追加

ＤＭＡＣ１００は、ＡＳＲＣ１１が出力したデータをＦＩＦＯ１３１Ｘ（１３１Ｙ）に蓄積し、プロセッサコア３００Ｘ（３００Ｙ）からのアクセスが行われていない期間を利用して、ＦＩＦＯ１３１Ｘ（１３１Ｙ）からローカルメモリ２００Ｘ（２００Ｙ）へのＤＭＡ転送を行う。 - 特許庁

A determination processing part (156) of the processor (22) collates at least a part of first radiation image information acquired from the carried external memory (52, 56) and at least a part of second radiation image information received through the communication to determine whether or not both of them match.例文帳に追加

処理装置（２２）の判断処理部（１５６）は、持ち運ばれた外部メモリ（５２、５６）から取得した第１の放射線画像情報の少なくとも一部と、通信により受信できた第２の放射線画像情報の少なくとも一部とをつき合わせ、両者が一致するか否かを判断する。 - 特許庁

Input data 120 from an external processor 110 are written in the memory main body 130 according to a write pointer 131, and when the address of the write pointer 131 is made coincident with the address of a check pointer 132, whether the writing operation of data should be continued or stopped is controlled by referring to an end flag 171.例文帳に追加

外部プロセッサ１１０からの入力データ１２０をライトポインタ１３１にしたがってメモリ本体１３０に書き込んでいき、ライトポインタ１３１とチェックポインタ１３２のアドレスが一致した場合に、エンドフラグ１７１を参照し、データの書込動作を継続するか停止するかの制御を行う。 - 特許庁

To execute a subsequent instruction before the writing of plural pieces of data completes without increasing the reading report of a register file and to improve processing ability at the time of writing plural pieces of data into a memory device with one instruction in an information processor.例文帳に追加

情報処理装置において、一つの命令で複数のデータをメモリ装置へ書き込むとき、レジスタファイルの読み出しポートを増やすことなく、複数のデータの全ての書き込みが完了する前に後続の命令の実行を可能にし、処理性能を高めることを目的とする。 - 特許庁

To provide a method of designing a multifunctional base sequence, which can greatly shorten the calculation time and reduce the volume of memory consumption of a processor by carrying out calculation with the advance exclusion of base sequences in which translation termination codons are emerged in second and third reading frames which are finally excluded.例文帳に追加

最終的に除外されてしまうような第２、第３読み枠に翻訳停止コドンが出現する塩基配列を予め除外した形で計算を行い、計算時間の大幅な短縮、計算機のメモリ使用量を大幅に短縮する多機能塩基配列の設計方法を提供すること。 - 特許庁

To provide an information processor capable of efficiently accessing a storage medium by eliminating the occurrence of time delay due to a mishit in reading information and cache overflow in writing information when accessing the storage medium, accompanying operation by a cache memory.例文帳に追加

キャッシュメモリによる動作を伴う記憶メディアへのアクセスを行う際に、情報読み出し時のミスヒットや情報書き込み時のキャッシュオーバーフローによる遅延時間の発生をなくし、これにより記憶メディアに対する効率良いアクセスを行い得る情報処理装置を提供する。 - 特許庁

Then, the signal processor 14 adopts the candidate except the first place one as the voice recognition result when a pattern of a voice recognition candidate about a recent utterance is the same as that of the voice recognition candidate about the past utterance pre-stored in the memory 22.例文帳に追加

そして、信号処理装置１４は、今回の発話についての音声認識候補のパターンが、メモリ２２に記憶されている過去の発話についての音声認識候補のパターンと同一である場合には、当該第１位以外の候補を音声認識結果として採用する。 - 特許庁

To provide an information processor that improves a processing speed and can prevent the program size of a driver from becoming large by automatically loading a driver particularized for an external device to be connected in a memory without using a general purpose driver, the external device, an information processing program and a control program.例文帳に追加

汎用的なドライバを使用せずに、接続される外部機器に特化したドライバを自動的にメモリにロードし使用することで、処理速度を向上させ、ドライバのプログラムサイズの肥大化を防ぐことができる情報処理装置、外部機器、情報処理プログラム及び制御プログラムを提供する。 - 特許庁

To achieve speeding up in a graphic and a video display by achieving speeding up of an interface processing speed and controlling and suppressing the electric power consumption within a chip by disposing a large-scale bus between a display processor and a memory in the graphic and video display system of a computer.例文帳に追加

本発明は、計算機のグラフィックおよびビデオ表示システムにおいて、表示プロセッサとメモリ間に大規模なバスを設けることにより、インターフェース処理速度の高速化を実現し、またチップ内の消費電力を制御、抑制することにより、グラフィックおよびビデオ表示において高速化を実現する。 - 特許庁

When receiving the logical address from a host system, micro processor 121 copies the corresponding LTPb 152-i located in the flash memory 15, stores it in the region 142 if no corresponding LTPb 152-i exists on RAM 14, and replaces the content of the region 142 with the corresponding LTPb 152-i.例文帳に追加

マイクロプロセッサ１２１はホストシステムから論理アドレスが与えられると、対応するＬＴＰｂ１５２-iがＲＡＭ１４上に存在しないなら、当該ＬＴＰｂ１５２-iをフラッシュメモリ１５から領域１４２にコピーして、この領域１４２の内容を当該ＬＴＰｂ１５２-iに置き換える。 - 特許庁

The voice gateway apparatus 1 comprises a DSP part 11, having a voice compressor 111 and a select number processor 112, exchange interface 12, packet controller 13, controller 14, memory 15 having a state control table 151, and response timer 16.例文帳に追加

本発明の音声ゲートウェイ装置１は、音声圧縮部１１１及び選択番号処理部１１２を備えるＤＳＰ部１１と、交換機インタフェース部１２と、パケット制御部１３と、制御部１４と、状態管理テーブル１５１を備えるメモリ部１５と、応答タイマ１６と、を有して構成される。 - 特許庁

An apparatus includes: a processor capable of determining whether a subframe is an almanac subframe which sets a timehead, adds it to a TOW, sets a TLM message based on a value of the TOW, and generates a CRC for a predicted subframe; and a memory for storing the predicted subframe.例文帳に追加

サブフレームがタイムヘッドを設定してそれをＴＯＷに加算し、ＴＯＷの値に基づいたＴＬＭメッセージを設定し、予測されたサブフレームのＣＲＣを発生するアルマナックのサブフレームであるか否かを決定することができる処理装置と、予測されたサブフレームを記憶するメモリとを含む。 - 特許庁

An apparatus includes: a processor capable of determining whether a subframe is an almanac subframe which sets a timehead, adds it to a TOW, sets a TLM message based on a value of the TOW, and generates a CRC for a predicted subframe; and a memory for storing the predicted subframe.例文帳に追加

サブフレームがタイムヘッドを設定してそれをＴＯＷに加算し、ＴＯＷの値に基づいたＴＬＭメッセージを設定し、予測されたサブフレームのＣＲＣを発生する暦のサブフレームであるか否かを決定することができる処理装置と、予測されたサブフレームを記憶するメモリとを含む。 - 特許庁

To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency.例文帳に追加

プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。 - 特許庁

A controller 100 includes: a communication interface 105 for communicating with at least one camera and plural devices; a memory 101 for storing information for identifying a person, and storing a probability and a first control instruction in relation to each of the plural devices; and a processor 110.例文帳に追加

コントローラ１００は、少なくとも１つのカメラと複数の機器と通信するための通信インターフェイス１０５と、人物を特定するための情報を記憶し、複数の機器の各々に対応付けて確度と第１の制御命令とを記憶するメモリ１０１と、プロセッサ１１０とを含む。 - 特許庁