「operation decoder」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When a test signal TST of 'H' is applied to an electrode 11, pulse width of the enable-signal EN is shortened to pulse width corresponding to a delay time (e.g. 10 ns) of a delay section 12 and an enable-signal ENX is generated, and outputted as an operation permission signal for a column decoder 5.例文帳に追加

電極１１に“Ｈ”のテスト信号ＴＳＴが印加されていると、イネーブル信号ＥＮは遅延部１２の遅延時間（例えば、１０ｎｓ）に相当するパルス幅に短縮されてイネーブル信号ＥＮＸが生成され、カラムデコーダ５に対する動作許可信号として出力される。 - 特許庁

The program RAM is characterized by being provided with selecting circuits 32-1 and 32-3 for outputting read data to a bus bus not through a decoder 33, but directly and an address control circuit 34-2 for data by adding a path making it possible to write data through a bus even in normal operation.例文帳に追加

プログラムＲＡＭに、通常動作時にもバスｂｕｓ経由のデータを書き込めるようなパスを増設し、読み出しデータをデコーダ３３を通さず直接バスに出力するための選択回路３２−１，３２−３と、データ用のアドレス制御回路３４−２を設けたことを特徴とする。 - 特許庁

The operation circuit has a receiver modulated so as to receive the RF time signal in a specific conveyance frequency broadcasting in a specific country, and to transmit the received signal to a pertinent decoder via the contact part so that the local time can be displayed on a display 217 by the CPU.例文帳に追加

作動回路は、特定国の特定の搬送周波数放送のＲＦ時刻信号を受信し、ＣＰＵがディスプレイ２１７に現地時刻を表示できるように、接触部を経由して、該当する復号器に受信信号を送信するように同調された受信機を有する。 - 特許庁

When the tone cannot be detected, if unconnection of the telephone line to a device is discriminated, even when an operation such as selection of a PPV program is entered from a key entry circuit 1111, a tuner circuit 1105 and a decoder circuit 1106 are controlled to inhibit reception of the selected PPV program.例文帳に追加

それにより、トーン検出ができない場合、電話回線が装置に接続されていないと判定し、その後、ＰＰＶ番組の選択などの操作がキー入力回路から入力されても、チューナ回路やデコーダ回路を制御して、選択されたＰＰＶ番組の受信を禁止する。 - 特許庁

An LDPC decoder 503 performs LDPC decoding operation following an inspection matrix given from the inspection matrix reconfiguration section 505 to the likelihood value of each bit in a decoded bit row inputted from a detector 502, and obtains the probability value of each bit for composing reception data.例文帳に追加

ＬＤＰＣ復号部５０３は、検波部５０２から入力される符号化されたビット系列の各ビットの尤度値に対して、検査行列再構成部５０５から与えられた検査行列にしたがったＬＤＰＣ復号演算を施して、受信データを構成する各ビットの確率値を求める。 - 特許庁

(b) In the wafer burn-in state, the main word lines 103 are brought into a selection state by separating them into the odd number use and the even number use and a stress voltage is applied across the main word lines by a row decoder 104 controllable in the modes of normal state operation and wafer burn-in state as well as in both modes.例文帳に追加

（ｂ）通常状態動作とウェーハバーンイン状態と双方の動作モードで制御可能なロウデコーダによって、ウェーハバーンイン状態ではメインワード線は奇数用と偶数用とに分けて選択状態とされメインワード線の線間へストレス電圧が印加される。 - 特許庁

The CPU 11 opens the data buss 14, by outputting the buss opening instruction to the decoder 13, when the interruption signal from the key switches SWs is input to the interruption terminal IRQ, and decides the location of the pushed key switch SW by detecting the operation signal of the key switch SW.例文帳に追加

ＣＰＵ１１は、キースイッチＳＷからの割込信号が割込端子ＩＲＱに入力されると、バス開放指令をデコーダ１３に出力してデータバス１４を開放し、キースイッチＳＷの操作信号を検出して押下されたキースイッチＳＷの位置を判別する。 - 特許庁

An ON-dot decoder 28 generates a new thinning pattern other than the fundamental gradation by repeating an operation determining whether a dot which is indicated by a line count value and a dot count value is to be turned ON or OFF for every dot unit by referring the fundamental gradation display patterns.例文帳に追加

ＯＮドットデコーダ２８はライン計数値、ドット計数値によって示されるドットを基本階調表示パターンを参照することによってＯＮするかＯＦＦするかをドット単位毎に決定する動作を繰り返すことによって基本階調以外の新たな間引きパターンを生成する。 - 特許庁

This memory system includes: a memory cell array; a row/column decoder for selecting a row/column of the memory cell array according to a multibit address signal; and a mode control circuit for setting an operation mode according to at least one bit of the multibit address signal used for selecting the row/column, and the method is provided for setting an operation mode in the memory system.例文帳に追加

本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。 - 特許庁

The DSP 100 comprises a variable length decoder part 40 for performing a variable-length decoding operation to MPEG data, an inverse-quantization part 42 for inversely quantizing the decoded data, and an IDCT part 44 for performing an inverse discrete cosine transform operation, and outputs the data from the IDCT part 44 to an LCD driver 200 via the signal line 198.例文帳に追加

ＤＳＰ１００は、ＭＰＥＧデータに対して可変長復号を行う可変長復号部４０と、復号したデータに対して逆量子化を行う逆量子化部４２と、逆量子化したデータに対して逆離散コサイン変換を行うＩＤＣＴ部４４とを有し、ＩＤＣＴ部４４からのデータを信号線１９８を介してＬＣＤドライバ２００に出力する。 - 特許庁

The coder/decoder 100 comprises a coding/decoding processing part which performs coding or decoding processing on each piece of divided data obtained by dividing content data in an operation mode using data of blocks except a block under processing among operation modes of a block coding system and an intermediate value storage part in which processing results or input values of the coding/decoding processing part are stored by every content.例文帳に追加

暗号化号化／復号化装置１００は、ブロック暗号方式の操作モードのうち処理中のブロック以外のブロックのデータを用いる操作モードで、コンテンツデータを分割した各分割データに対して暗号化又は復号化処理を行う暗号化／復号化処理部と、コンテンツ毎に暗号化／復号化処理部の処理結果又は入力値が保存される中間値記憶部とを含む。 - 特許庁

The viterbi decoder is provided with a maximum likelihood path metric detector 50 for detecting a maximum likelihood path metric from a pass-metric storage device in a process for executing ACS operation by the parallel ACS arithmetic unit and a maximum likelihood pass-metric storage device 60 for storing and resetting the maximum likelihood path metric in accordance with control.例文帳に追加

本発明のビタビ復号装置は、パラレルＡＣＳ演算装置においてＡＣＳ演算をする過程で、パスメトリック記憶装置４０から最尤パスメトリックを検出する最尤パスメトリック検出装置５０と、その最尤パスメトリックを制御に従い、保持及びリセットする最尤パスメトリック記憶装置６０を具備する。 - 特許庁

An element value of at least one kind of element 3, which determines a filter characteristic of this filter circuit 2, is varied based on the output of a ΣΔ modulator 1, which sigma-delta modulates a digital code input (Code) based on an operation clock CLK, or a signal through a decoder 4 which performs a code-conversion to the output of the ΣΔ modulator 1.例文帳に追加

フィルタ回路２のフィルタ特性を決定する少なくとも１種の素子３の素子値を、動作クロックＣＬＫに基づきデジタルコード入力Ｃｏｄｅをシグマデルタ変調するΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号に基づき変化させる。 - 特許庁

To compute the value of an inversely quantitized orthogonal transformation coefficient required when a predictive mode is determined without the operation of an inverse quantizer in a local decoder and the increase of a new inverse quantizer in an in-screen coefficient prediction (an intra-prediction) used in an image coding system including MPEG-4.例文帳に追加

ＭＰＥＧ−４を初めとする画像符号化方式において用いられている画面内係数予測（イントラ予測）において、予測モード決定時に必要になる逆量子化された直交変換係数の値を、局所復号器内の逆量子化器の動作や新たな逆量子化器の増加無しに算出する。 - 特許庁

A vertical selection decoder 223 generates an address signal specifying pixels, in a row where a signal of the pixels is to be read out from among respective pixels of a pixel array 221 and an address signal specifying pixels, in a row where shutter operation is to be performed for the pixels and supplies the generated signal to a vertical driver circuit 222 under the control of a sensor controller 241.例文帳に追加

垂直選択デコーダ２２３は、センサコントローラ２４１の制御に基づいて、画素アレイ２２１の各画素のうち、画素の信号を読み出すべき行の画素を特定するアドレス信号、画素のシャッタ動作を行うべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２２に供給する。 - 特許庁

If the user of the telephone set 1 performs an input operation corresponding to a shutter or the like, when the received dynamic image compression data is being decoded continuously by a dynamic image decoder 13 and displayed, one frame of the image data decoded at that timing is taken into a still image encoder 11 and encoded as still image compression data.例文帳に追加

受信された動画圧縮データを、動画デコーダ13で連続的に復号化してディスプレイなどに表示している間、電話機1のユーザがシャッターなどに相当する入力操作を行うと、そのタイミングで動画復号された画像データ１フレーム分が、静止画エンコーダ11に取り込まれて静止画圧縮データとして符号化される。 - 特許庁

In contrast to that other control information is transmitted to the receiver 14 for demodulation by way of an operation panel controller 4, a computer 5, a router 6 for control station, a router 11 for receiving station, a processor 12, etc., the fine tuning control signal is quickly transmitted to the receiver 14 for demodulation by passing through the encoder 15 and the decoder 16.例文帳に追加

他の制御情報が操作パネル制御部４、計算機５、制御局用ルータ６、受信局用ルータ１１、処理機１２等を経由して復調用受信機１４に伝送されるのに比べ、微調整制御信号はエンコーダ１５、デコーダ１６を経由することにより、速やかに復調用受信機１４に伝送される。 - 特許庁

To provide a disk-like magnetic recording medium, such as a flexible disk and a hard disk, which does not necessitate input operation of information related to a medium by an operator, and from which the information can easily and highly accurately be read with minimum control, without requiring a dedicated decoder.例文帳に追加

フレキシブルディスクやハードディスク等のディスク状の磁気記録媒体であって、媒体に関連する情報のオペレータによる入力操作が不要で、しかも、この情報の読み取りを、専用のデコーダを必要とせずに、最低限の制御で簡易かつ精度良く行うことができる磁気記録媒体を提供する。 - 特許庁

A camera signal processing section 24 processes a photographed imaging signal for 5 seconds after the depression of a shutter of an operation input section 34, and an encoder/decoder 31 applies moving picture experts group MPEG compression to a digital image signal from the signal processing section 24 and a DRAM 29 writes the compressed image data under the control of a memory controller 25.例文帳に追加

操作入力部３４のシャッターが押されてから５秒間、撮影された撮像信号がカメラ信号処理部２４にて処理され、信号処理部２４からのディジタル画像信号がエンコーダ／デコーダ３１によりＭＰＥＧで圧縮され、圧縮画像データがメモリコントローラ２５の制御によりＤＲＡＭ２９に書込まれる。 - 特許庁

To provide a decoder by which picture quality degradation caused by a stream error is effectively improved by correction processing to a decoded picture by efficiently detecting the stream error without collapsing a VOP (Video Object Plane) start code even when variable-length decoding operation is involved in the VOP start code in decoding processing and to provide a decoding method.例文帳に追加

復号化処理時に可変長復号化動作がＶＯＰスタートコードにかかってしまう場合にも、ＶＯＰスタートコードを潰すことなく、ストリームエラーを効率良く検出し、ストリームエラーに起因する画質劣化を復号画像の修正処理により効果的に改善することができる復号化装置及び復号化方法を提供する。 - 特許庁

Using the pixel data of the prediction tap extracted by a prediction tap data generating section 5 and the prediction coefficient set received from the ROM 8 to apply a prediction arithmetic operation to an output image signal of the decoder 1 can generate a predicted image signal with a higher time resolution/and or space resolution.例文帳に追加

予測タップデータ生成部５で抽出された予測タップの画素データと、ＲＯＭ８から供給される予測係数セットとによる予測演算を行うことによって、復号器１の出力画像信号に対して、時間解像度および／または空間解像度がより高い予測画像信号が生成される。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

Here, when electric power is supplied to a CPU 10 in the STB 1 and an operation for powering ON the STB1 is done at an input section 17, the CPU 10 supplies electric power to the tuner 14, a decoder 15, an OSD circuit 16, and the image receiver 4 to initialize them, and supplies electric power to the smart antenna 3.例文帳に追加

なお、ＳＴＢ１において、ＣＰＵ１０に電源が供給され、さらに、入力部１７に対してＳＴＢ１の電源をＯＮする操作がなされると、ＣＰＵ１０は、チューナ１４、デコーダ１５、ＯＳＤ回路１６、および、受像機４に電源を供給し、そして、これらの初期化を行なった後、スマートアンテナ３に電源を供給する。 - 特許庁

When judging that the amount of data streaming in a buffer 51 exceeds the operation threshold, a reproduction speed control unit 52 controls a decoder 53 and a reproduction control unit 54 to speed the reproduction processing.例文帳に追加

再生速度制御部５２は、バッファ５１内のストリーミング・データの量が、上記操作時しきい値を越えたと判断した場合に、デコーダ５３および再生制御部５４に対して再生処理を速くするよう制御し、これによって、リモコン操作時に、コンテンツがコンテンツ提供装置２１から提供されてから表示装置４０等に出力されるまでの時間を短縮する。 - 特許庁

To provide a decoding device for which cost reduction is carried out by suppressing the maximum amount of data transfer that is needed when a video decoder performs decoding processing, per unit time duration from a memory, and which is capable of obtaining responses that are superior with respect to events from the outside, such as user operation, even if it shares memory with modules, such as CPU.例文帳に追加

ビデオデコーダが復号処理を行う際に必要となるメモリからの単位時間当たりのデータ転送量の最大値を抑えることで、低コスト化された復号装置、および、メモリをＣＰＵ等のモジュールと共有していても、ユーザ操作などの外部からのイベントに対して優れた応答性を得ることができる復号装置を提供すること。 - 特許庁

A CPU 1-10 analyzes a frequency with respect to the decoded sound data during the reception of the digital TV broadcasting, determines whether or not the content rate of a high frequency component is ≥ a prescribed threshold, and stops the operation of the SBR decoder 1-2-2 when the content rate of the high frequency component in the decoded sound data is smaller than the threshold.例文帳に追加

ＣＰＵ１−１０は、デジタルテレビ放送の受信中、デコードされた音声データに対して周波数解析を行い、高周波成分の含有率が所定の閾値以上であるか否かを判断し、デコードされた音声データの高周波成分の含有率が閾値より小さい場合には、ＳＢＲデコーダ１−２−２の動作を停止する。 - 特許庁

To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.例文帳に追加

拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁

The micro-processor provided with a RAM 100 for storing instruction streams and a specific register 101 for storing the operation code(OC) of a restricted instruction decodes a restricted conditional branch instruction, and when detecting that the branch prediction fails, supplies the OC of the instruction to be executed next from a register 101 and an operand from the RAM 100 to the decoder.例文帳に追加

命令列を格納するＲＡＭ１００と、制限された命令のオペコードを格納する特殊レジスタ１０１とを備え、制限付条件分岐命令をデコードし、分岐予測が外れたことを検出した場合、次に実行される命令のオペコードを特殊レジスタ１０１から、オペランドをＲＡＭ１００からデコーダへ供給する。 - 特許庁

At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.例文帳に追加

データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁

In the DSP 10, an operation, that audio data which are five times compressed are read out of a disk 20 for ten seconds and are stored in a DRAM 12 and simultaneously the audio data which are stored in the DRAM 12 are decoded into one time rate of audio data by controlling a decoder 13 to output them for fifty seconds via a DAC 14 or the like, is repeated.例文帳に追加

ＤＳＰ１０は、５倍圧縮されたオーディオデータをディスク２０から１０秒間読み出してＤＲＡＭ１２に記憶するのと並行して、デコーダ１３を制御してＤＲＡＭ１２に記憶されたオーディオデータを１倍のレートのオーディオデータにデコードしてＤＡＣ１４等を介して５０秒間出力するという動作を繰り返し行う。 - 特許庁

A servo controller decoder 204 obtains bit rate information from compressed digital data recorded in a disk 100, specifies a reproduction starting position based on the obtained bit rate information and currently reproduced reproduction time information obtained by a microcomputer 203, and repeat an operation to read the compressed digital data of the disk from the specified reproduction position for reproduction for every unit time.例文帳に追加

サーボコントローラ・デコーダ２０４は、ディスク１００上に記録されたデジタル圧縮データ内のビットレート情報を取得し、取得したビットレート情報とマイクロコンピュータ２０３が取得した再生動作中の現在の再生時間情報とに基づいて再生開始位置を特定し、特定した再生開始位置からディスク上のデジタル圧縮データを読み出して再生する動作を単位時間毎に繰り返す。 - 特許庁

In the write operation of the NAND-type flash memory, a row decoder applies a first voltage lower than a voltage applied to a control gate of other memory cells of a NAND string to a control gate of a first memory cell adjacent to a drain side selection gate transistor in NAND strings to cut off an area between the other memory cells of the NAND strings and the drain side selection gate transistor.例文帳に追加

ＮＡＮＤ型フラッシュメモリの書き込み動作時において、ロウデコーダは、ＮＡＮＤストリングのうちドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、ＮＡＮＤストリングの他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、印加する。 - 特許庁

In this case, an operation control section 105 activates/deactivates the RGB matrix arithmetic section 103 and the contrast/brightness adjustment section 104 depending on the substantial frame rate of the moving picture decoder 101 and allows a video RAM 107 of the liquid crystal display module section 110 to store the video signal from the contrast/brightness adjustment section 104 only when the contrast/brightness adjustment section 104 is activated for its control.例文帳に追加

この際に、動作制御部１０５で、動画像復号器１０１の実質フレームレートに応じてＲＧＢマトリックス演算部１０３及びコントラスト／ブライト調整部１０４をＯＮ／ＯＦＦ動作させ、また、ＯＮ動作時にのみ、液晶表示モジュール部１１０のビデオＲＡＭ１０７にコントラスト／ブライト調整部１０４からの映像信号を記憶する制御を行う。 - 特許庁

A decoder 300 performs sum-product decoding operation over a codeword series generated by convolutional coding at an encoding side using an expanded parity check matrix generated by using a first parity check row element defined by a first parity check polynomial of convoltional coding and a second parity check row element defined by a second parity check polynomial of convolutional coding equivalent to the first check polynomial.例文帳に追加

復号部３００は、畳み込み符号の第１のパリティ検査多項式によって定義される第１のパリティ検査行要素と、第１の検査多項式と等価である畳み込み符号の第２のパリティ検査多項式によって定義される第２のパリティ行要素と、を用いて形成される拡張されたパリティ検査行列を用いて、符号化側で畳み込み符号により生成された符号語系列に対し、Sum-Product復号を行う。 - 特許庁

When a predetermined operation is performed for the input section 14 while a car navigation instrument 16 is actuated and simultaneous display of the video image information from an external apparatus is enabled, video image information from the car navigation instrument 16 is written over the region of the display section 11 for displaying the video image information from the video decoder 5 while maintaining display of the information for data broadcasting.例文帳に追加

カーナビゲーション装置１６が起動している状態で入力部１４に対する所定の操作がなされてデータ放送表示中における外部機器からの映像情報の同時表示が有効となると、データ放送用の情報の表示が維持された上で表示部１１における映像デコーダ５からの映像情報の表示領域にカーナビゲーション装置１６から映像情報が上書き表示される。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit 161' for calculating a logarithmic soft output I /1 calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, selects a relevant branch depending on the I/O pattern of each branch, and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路１６１’は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入出力パターンに応じて該当する枝を選択し、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit for calculating a logarithmic soft output Iλ calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, generates an enable signal indicative of the input of each branch and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament based on the enable signal.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入力を示すイネーブル信号を生成し、このイネーブル信号に基づいて、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁