「output buffer」に関連した英語例文の一覧と使い方(54ページ目) - Weblio英語例文検索

The video recorder is configured such that a 1st storage reproduction device 14, a 2nd storage reproduction device 17, a buffer memory 15, an encoder 11, a decoder 16, and a microcomputer 300 are connected to a bridge 12 and a mixing device 100 and a switcher 400 freely control an input/output of the encoder 11 and the decoder 16.例文帳に追加

ブリッジ１２に対して第1の記憶再生装置１４、第2の記憶再生措置１７、バッファメモリ１５、エンコーダ１１、デコーダ１６マイクロコンピュータ３００を接続し、ミキシング装置１００とスイッチャ−４００により、エンコーダ１１、デコーダ１６の入出力を自在に制御する構成である。 - 特許庁

When a data signal DT is output by designating an address "X" with the use of an address signal AD, the data signal DT is held in a transmission buffer 14 at the timing of a writing control signal WT, a "0" signal ADY is held in an FF 15, and a selection signal SL is made to be "0".例文帳に追加

アドレス信号ＡＤでアドレス“Ｘ”を指定してデータ信号ＤＴを出力すると、書き込み制御信号ＷＴのタイミングで送信バッファ１４にデータ信号ＤＴが保持されると共に、ＦＦ１５には“０”の信号ＡＤＹが保持され、選択信号ＳＬは“０”となる。 - 特許庁

A first clock 118 is inputted, and the time delay of a variable delay circuit 203 is made to increase or decrease so that the phase of the first clock 118 is made identical with a first differential buffer output signal 213 which starts when a transmission path sending out signal 113 is a first reference voltage 151 or more.例文帳に追加

第１のクロック１１８を入力し、第１のクロック１１８と伝送路送出信号１１３が第１の参照電圧１５１以上のとき立ち上がる第１の差動バッファ出力信号２１３の位相を一致させるように可変遅延回路２０３の遅延時間を増減させる。 - 特許庁

A decoding image management section 208 controls a decoding buffer 207 based on the number V of viewpoints supplied from a decoding image management information calculation section 202, a viewpoint number v for specifying the viewpoint of each viewpoint image, and a number d for indicating the output order of the decoding image at each viewpoint.例文帳に追加

復号画像管理部２０８は、復号画像管理情報算出部２０２から供給される視点数Ｖ、各視点画像の視点を特定する視点番号ｖ、及びそれぞれの視点での復号画像の出力順序を示す番号ｄを基に復号画像バッファ２０７を制御する。 - 特許庁

The command controlling parts output the address buffer controlling signal synchronizing with a clock signal when the delay controlling signal is in an inactive state and the command is in a usual mode wherein the command is a write command or a read command and when the delay controlling signal is in an active state and in a write command delay operating mode.例文帳に追加

コマンド制御部は、遅延制御信号がインアクティブ状態で、コマンドがライトコマンド又はリードコマンドである通常動作モードのときと、遅延制御信号がアクティブ状態で、ライト命令遅延動作モードのときに、クロック信号に同期してアドレスバッファ制御信号を出力する。 - 特許庁

A error- conversion correcting part 108 determines error-conversion of data when a predicted value and the determined value of the voice quantization bit number are different, and gives position information of start and end of the error- converted data to an IDE interface part 109, thereby controlling an output of the buffer memory 107.例文帳に追加

この音声量子化ビット数の予測値と判定値が異なるデータの誤変換との判断により誤変換訂正部１０８は、ＩＤＥインターフェース部１０９に誤変換データの開始と終了の位置情報を与え、バッファメモリ１０７の出力を制御する。 - 特許庁

In an image processing process DP, image processing is applied to image pickup data DT1 based on a command to be input from the CIF1, and result data DT3 configured of information beneficial for the control of a robot are generated, stored in a result data buffer DB3, and output to the CIF1.例文帳に追加

画像処理プロセスＤＰはＣＩＦ１から入力される指令に基づいて撮像データＤＴ１を画像処理し、ロボットの制御に有益な情報からなる結果データＤＴ３を生成してこれを結果データバッファＤＢ３に保存し、またＣＩＦ１に出力可能にする。 - 特許庁

The processor produces a composite image in the stage of outputting on the buffer area of a main memory 9 from the RPUs 1, 2 (5A, 5B) to output and display the composite image on an image display 8 at a high frame rate, without needing a separate operation for producing the composite image.例文帳に追加

また、ＲＰＵ１，２（５Ａ，５Ｂ）から主メモリ９上のバッファ領域に出力する段階で合成画像を生成することで、別途合成画像を生成する動作を必要とせず、合成画像を高フレームレートで画像表示部８へ出力表示することができる。 - 特許庁

A level of an on-signal output from the threshold circuit 25 is converted by the buffer circuit 29 into a higher voltage than a threshold of the transistor 26 used for pulldown and thereby even if a level of the gate signal is low, the transistor 26 used for pulldown certainly operates to turn off the power semiconductor element 24.例文帳に追加

しきい値回路２５から出力されるオン信号のレベルがバッファ回路２９でプルダウン用トランジスタ２６のしきい値よりも高い電圧に変換されることによって、ゲート信号のレベルが低くても、プルダウン用トランジスタ２６が確実に動作し、パワー半導体素子２４がオフ状態となる。 - 特許庁

The wiring resistance of V_DD wiring 40 from a pad 32 or that of GND wiring 42 from a pad 34 is configured to be minimum for a CMOS inverter 60 of the output stage whose drive current is maximum among CMOS inverters 50-62 provided at an inverter buffer circuit 30 of a semiconductor integrated circuit.例文帳に追加

インバータバッファ回路３０に設けられるＣＭＯＳインバータ５０〜６２のうち、駆動電流が最大である出力段のＣＭＯＳインバータ６０について、パッド３２からのＶ_ＤＤ配線４０の配線抵抗、又はパッド３４からのＧＮＤ配線４２の配線抵抗を最小に構成する。 - 特許庁

To provide an image processing board and an image processing program which can store a compressed image with the possibly highest quality according to the capacity of an output side memory in an image processing board such as a buffer board which performs a data compression by a JPEG system or the like.例文帳に追加

ＪＰＥＧ等の方式によってデータ圧縮を行うバッファ基板等の画像処理基板において、出力側メモリの容量に応じてできる限り高品質な圧縮画像を保管することが可能な画像処理基板および画像処理プログラムを提供する。 - 特許庁

Input nodes of first inverters MP3, MN11 are connected to the first node N1, output nodes of the first inverters MP3, MN11 are connected to the second node N2, and a third transistor MP1 made into an off-state when data is input to the page buffer P/B is connected between the first inverters MP3, MN11 and a power source terminal Vdd.例文帳に追加

第１インバータMP3,MN11の入力ノードは、第１ノードN1に接続され、第１インバータMP3,MN11の出力ノードは、第２ノードN2に接続され、第１インバータMP3,MN11と電源端子Vddの間には、データをページバッファP/Bに入力するときにオフ状態となる第３トランジスタMP1が接続される。 - 特許庁

Setting of the realistic maximum and minimum values to an internal delay replica 403 is possible by dividing a desired frequency range into a plurality of sub- frequency ranges and using delay quantity of an output buffer and the internal delay replica 403 by switching them by every individual sub-frequency range.例文帳に追加

所望とする周波数範囲を複数のサブ周波数範囲に分け、出力バッファ及び内部ディレイレプリカ４０３の遅延量を個々のサブ周波数範囲毎に切り替えて使用することにより、内部ディレイレプリカ４０３に対し現実的な最大値及び最小値を設定可能とする。 - 特許庁

A control section 14 assigns the buffer memory used for processing to one plane (page) of image data in the case of performing the input processing of the image data from a scanner section 11 or the like or the output processing of the image data to a printer section 12 or the like, and controls the flow of the image data to be revisable for each image plane.例文帳に追加

制御部１４は、スキャナ部１１等からの画像データの入力処理や、プリンタ部１２等への画像データの出力処理を実行する際に、その処理で使用するバッファメモリを画像データの一面（ページ）ごとに割り当てて、画像データの流れを一面ごとに変更可能に制御する。 - 特許庁

There is provided a delay buffer memory 132 in which image information of PGB transmitted from an image data input portion 101 is converted to image information of YMCK in an image processing portion 102, the converted image information is stored and the stored image information is outputted to an image data output portion 104 as required.例文帳に追加

画像データ入力部１０１からのＲＧＢの画像情報が画像処理部１０２にてＹＭＣＫの画像情報に変換され、変換された画像情報を保持し、保持した画像情報を必要に応じて画像データ出力部１０４に出力する遅延バッファメモリ１３２を備える。 - 特許庁

The digital broadcasting receiving terminal includes: a comparison part for determining a transfer delay from a data input/output amount into/from a transmitting buffer; a reduction part for reducing the data amount of the data to be transferred; and a reduction method decision part having a reduction policy table which reduces the data amount for each type of the data.例文帳に追加

デジタル放送受信端末は、送信用バッファに対するデータ入出力量から転送遅延の判定をおこなう比較部、転送するデータのデータ量を削減する削減部、データの種類ごとにデータ量を削減する削減ポリシーテーブルを有する削減方法決定部を含む。 - 特許庁

This device comprises a first circuit block 10 that includes an output buffer 12 driven by a first power supply 11, and a second circuit block 20 that includes a first inverter circuit 21 at the front stage and a second inverter circuit 31 that is a logic gate at the rear stage of the first inverter circuit 21.例文帳に追加

基板上に、第１の電源１１により駆動される出力バッファ１２を含む第１の回路ブロック１０と、初段の第１のインバータ回路２１及び該第１のインバータ回路２１の後段の論理ゲートである第２のインバータ回路３１を含む第２の回路ブロック２０とを備えている。 - 特許庁

Then, when the fringe demodulation processing takes a long time exceeding the normal range, within a period in which contents immediately before encrypted contents to be subjected to the fringe demodulation processing are reproduced and output, a buffer capacity is changed to be larger than normal.例文帳に追加

そのうえで、フリンジ復調処理が通常範囲を越える時間長となる場合には、このフリンジ復調処理の対象となる暗号化コンテンツの１つ前のコンテンツが再生出力される期間内において、バッファ容量を通常よりも大きくなるように変更設定する。 - 特許庁

A plurality of stages of buffers 11-15 which can selectively generate different delay values respectively are provided as buffer means provided in a voltage control oscillation circuit comprising a PLL, and a required output frequency is obtained by a combination of the delay values (td1-td5) of the buffers of the respective stages.例文帳に追加

ＰＬＬを構成する電圧制御発振回路に設けられるバッファ手段として、各々違った遅延値を選択的に発生できる複数段のバッファ１１〜１５を設け、各段バッファの遅延値（ｔｄ１〜ｔｄ５）の組み合わせにより所望の出力周波数を得るようにした。 - 特許庁

A control signal generating means 20 controls each of control signals D1, D2, D3, and D4 so that the output of a buffer means 5 OUT is a sine wave, and this provides a accurate sine wave without the effect of temperature and therefore without the delay of phase.例文帳に追加

バッファ手段５の出力ＯＵＴが、正弦波となるように，制御信号生成手段２０が各制御信号Ｄ１，Ｄ２，Ｄ３およびＤ４を制御することにより、温度変化の影響を受けることなく位相遅れのない精度の高い正弦波出力が得ることができる。 - 特許庁

The driving means of the actuator array device consists of a selecting means which receives a scanning signal and selects a data signal, a storage means which stores the voltage of the data signal, and a buffer amplifying means which outputs a signal with a high voltage corresponding to the output voltage of the storage means.例文帳に追加

アクチュエータアレイ装置の駆動手段は、走査信号を受けてデータ信号を選択する選択手段と、前記データ信号の電圧を記憶する記憶手段と、前記記憶手段の出力電圧に応じて高電圧の信号を出力する緩衝増幅手段より構成される。 - 特許庁

The AD conversion output of image signals from ITV cameras 1a-1d is written to line memories 3a-3d and data for one line each in an order for the line memories 3a-3d, for the total of four lines, are read within one line period at a high speed and written to a field buffer storage device 6.例文帳に追加

ＩＴＶカメラ１ａ〜１ｄからの画像信号のＡＤ変換出力をラインメモリ３ａ〜３ｄに書込むと共に、ラインメモリ３ａから３ｄまで順番に１ラインづつ合計４ライン分のデータを、高速で１ライン期間以内に読出しフィールドバッファ記憶装置６に書き込む。 - 特許庁

Further, in case of power down, a sense amplifier 29 for the specified core memory cell is disconnected from a master latch circuit 112, and that amplifier is connected to a slave latch circuit 114 for the purpose of guaranteeing data sensed by the core memory during a read operation and applies a preceding sense amplifier output to an I/O buffer 116.例文帳に追加

さらにパワーダウンでは特定のコアメモリセルのためのセンスアンプ２９はマスタラッチ回路１１２から切断され、それは読出動作中にコアメモリでセンスされたデータを保証するためにスレーブラッチ回路１１４に接続され前のセンスアンプ出力をＩ／Ｏバッファ１１６に与える。 - 特許庁

In this case, the arithmetic unit 102 sums a feedback signal from a 2nd stage analog/digital conversion section 114 and subtracts a feedback signal resulting from multiplying a coefficient α with an output of a delay unit 103 by the coefficient buffer and a feedback signal from a delay unit 105 respectively from the sum.例文帳に追加

このとき、演算器１０２においては、２段目のＤＡ変換部１１４からの帰還信号が加算されるとともに、遅延器１０３の出力に係数バッファにて係数αを乗じた帰還信号と遅延器１０５からの帰還信号がそれぞれ減算される。 - 特許庁

A circuit for repeating the retry processing on a driver side within a range where the capacity of a buffer memory on a decoding side allows and detecting and correcting the time stamp errors remaining in spite of such repetition is added to the device and on the other hand, the past TS output timing is held in case the correction is infeasible, by which the device is realized.例文帳に追加

ドライブ装置側でのリトライ処理を、デコード側のバッファメモリの容量が許す範囲で繰り返し、それでも残ったタイムスタンプエラーを検出訂正する回路を追加する一方、訂正不可能な場合には過去のＴＳ出力タイミングを保持することで実現する。 - 特許庁

In the device, a CPU composing a microcomputer controls to drive FET4P and 4N of an output buffer 4 composed with a CMOS with selecting either a first drive means, which is an inner configuration of inverters 9P and 9N, to drive to attain relative slow changes of signal levels of the buffer 4 or a second drive means to drive to attain relative fast changes of the levels.例文帳に追加

マイクロコンピュータを構成するＣＰＵは、要求される動作条件に応じて、インバータ９Ｐ，９Ｎの内部構成であり、出力バッファ４の信号レベル変化が比較的緩慢となるように駆動する第１駆動手段と、前記信号レベル変化が比較的急峻となるように駆動する第２駆動手段との何れか一方を選択して、ＣＭＯＳで構成される出力バッファ４のＦＥＴ４Ｐ，４Ｎを駆動するように制御する。 - 特許庁

The image decoder 250 is provided with an image decoding means 209 that decodes a coded input image entered from a data input terminal IN, an electronic watermark detection means 214 that detects an electronic watermark from the decoded image, a noise superimposing means 214 that superimposes a noise on the decoded image, and an output image buffer 210 that temporarily stores an output image on which the noise is superimposed.例文帳に追加

画像復号化装置２５０は，データ入力端子ＩＮ２から入力された符号化された入力画像を復号する画像復号化手段２０９と，復号画像から電子透かしを検出する電子透かし検出手段２１３と，復号画像にノイズを重畳するノイズ重畳手段２１４と，ノイズを重畳した出力画像を一時保存する出力画像バッファ２１０とを有する構成を特徴としている。 - 特許庁

To provide a noise reduction circuit for a semiconductor device that can reduce a high level noise caused by concentrated flowing of a momentary transient current (peak current) through power lines of IO buffers when many outputs are inverted in each semiconductor, using the IO buffer with an output in a plurality of bits and capable of a high output current capability, such as a data control circuit for plasma display and liquid crystal display.例文帳に追加

プラズマ表示や液晶表示のデータ制御回路のような複数ビットの出力をもち、出力電流能力の高いＩＯバッファを使用している半導体で出力の多数が反転した場合、出力ＩＯバッファで瞬間的な過渡電流(ピーク電流)が電源線に集中的に流れることにより発生する大きなノイズを低減する半導体装置のノイズ低減回路を提供する。 - 特許庁

When the non-activation control signal is inputted to the pad 30 for activation/ deactivation control, the source electrode and the drain electrode of a transistor 61 are made conductive, a signal inputted from the pad 7 for data input/output control is not inputted to an internal circuit 44 arranged at more inner part than an input buffer circuit 60.例文帳に追加

非活性制御信号が活性／非活性制御用パッド３０に入力されると、トランジスタ６１のソース電極とドレイン電極とが導通して、データ入力出力制御用パッド７から入力される信号が、入力バッファ回路６０よりも内部にある内部回路４４に入力されないようになる。 - 特許庁

To reduce the capacity of a buffer memory and to execute a sufficient number of times of retry by setting the total number of times of retry with respect to a series of input/output requests in a disk control system where a disk controller and a disk device are connected through a bus for disk interface such as IDE and SCSI.例文帳に追加

ディスク制御装置とディスク装置とをＩＤＥやＳＣＳＩ等のディスクインタフェース用バスを介して接続してなるディスク制御システムにおいて、一連の入出力要求に対してリトライ回数の総数を設定することで、バッファメモリの容量の低減化を図るとともに、リトライを充分な回数行なえるようにする。 - 特許庁

A transmit signal switching part 104 outputs the output signal of an error correction encoding part 102 to a modulation part 106 when inputting a signal requesting new data transmission and outputs a signal accumulated in a buffer 103 to the modulation part 106 when inputting a signal requesting data resending.例文帳に追加

送信信号切替え部１０４は、新規データ送信を要求する信号を入力した場合、誤り訂正符号化部１０２の出力信号を変調部１０６に出力し、データ再送を要求する信号を入力した場合、バッファ１０３に蓄積されている信号を変調部１０６に出力する。 - 特許庁

The input and output device 4 connected between the active system computer 2 and a standby system computer 3 performing the same arithmetic processing, and external apparatuses 6 and 7 stores data received from the external apparatuses 6 and 7 in an input data buffer 43, and then inputs the data to both the computers 2 and 3.例文帳に追加

同一の演算処理を行う稼動系計算機２及び待機系計算機３と外部機器６，７との間に接続された入出力装置４は，外部機器６，７から受信したデータを入力データバッファ４３に格納してから稼動系計算機２及び待機系計算機３の両方に入力する。 - 特許庁

An input cut function gets effective to block the input signal from the signal terminal 4a, when the control signal is an L-level, and the input signal from the signal terminal 4a is supplied to an input buffer 21a connected to an output terminal of the NAND gate 17, when the control signal is an H-level.例文帳に追加

この制御信号がＬレベルであれば、信号端子４ａからの入力信号を遮断する入力カット機能が有効となり、Ｈレベルであれば、信号端子４ａからの入力信号がＮＡＮＤゲート１７の出力端子に接続されている入力バッファ２１ａに供給される。 - 特許庁

The transmission system changeover control section 111 controls a transmission frame generating section 102, a modulation section 103, a transmission wireless section 104 and an antenna multicoupler section 105 to instruct a buffer 101 to output transmission data for re-transmission when the revision of the transmission system is required according to the instruction from the transmission system changeover discrimination section 110.例文帳に追加

送信方式切り替え制御部１１１は、送信方式切り替え部１１０からの指示に従い、送信方式の変更が必要な場合に送信フレーム作成部１０２、変調部１０３、送信無線部１０４、アンテナ共用部１０５を制御し、バッファ１０１に再送する送信データの出力を指示する。 - 特許庁

A driving circuit integrated type active matrix display device is equipped with a display panel, a controller IC 102 having a display memory 111, an output buffer 12 reading data out of the display memory and outputting them to a display panel part, and a controller 113 communicating with a host device and performing control.例文帳に追加

駆動回路一体型のアクティブマトリクス型表示装置において、表示パネル部の外に、表示メモリ１１１と、表示メモリからデータを読み出し表示パネル部へ出力する出力バッファ１１２と、上位装置との通信並びに制御を司るコントローラ１１３と、を有するコントローラＩＣ１０２を備える。 - 特許庁

In the case of inputting a signal for requesting the transmission of new data, a transmission signal switching part 104 outputs the output signal of an error correction encoding part 102, and in the case of imputing a signal for requesting data retransmission, the transmission signal switching part 104 outputs a signal stored in a buffer 103 to a modulating part 106.例文帳に追加

送信信号切替え部１０４は、新規データ送信を要求する信号を入力した場合、誤り訂正符号化部１０２の出力信号を変調部１０６に出力し、データ再送を要求する信号を入力した場合、バッファ１０３に蓄積されている信号を変調部１０６に出力する。 - 特許庁

When a management packet recognition section 512 of the node 402 detects this packet and informs a selector 505 about the detection of the packet, the selector 505 selects an input from a parallel output buffer 504, and receives the packet that the node unit 402 cannot receiver, so as to reconfigure a ring which uses an active system and a standby system which does not use the interrupted part of the transmission line.例文帳に追加

ノード４０２の管理パケット認識部５１２がこのパケットを検知し、セレクタ５０５に通知すると、セレクタ５０５は、並列出力バッファ５０４からの入力を選択し、ノード装置４０２が受信できなかったパケットを受信し、切断箇所を使用しない運用系と予備系によるリングが再構成される。 - 特許庁

A semiconductor integrated circuit 1A includes: an input buffer 11 which attenuates amplitude of a noise component in an input signal IN to output a noise removal signal OUT; and logic circuits 12, 13 which latch logic signals according to change of a logic level of the noise removal signal OUT when the logic level changes.例文帳に追加

半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 - 特許庁

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.例文帳に追加

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁

An input buffer includes an output inverter circuit 2 for inverting an input signal from the exterior of a semiconductor integrated circuit and outputting it into the semiconductor integrated circuit, and a fixing circuit for starting fixing a voltage V1 of the input signal earlier than the inverting of the inverter circuit 2.例文帳に追加

本発明による入力バッファは、半導体集積回路の外部からの入力信号を反転して半導体集積回路の内部に出力する出力インバータ回路２と、出力インバータ回路２の反転動作よりも早く入力信号の電圧Ｖ１の固定動作を開始する固定回路とを具備する。 - 特許庁

A small amplitude output buffer 10 is constituted by inserting a PMOS transistor which is diode-connected, an inverter 13 and a diode connected NMOS transistor 12 serially between a power source VDD and a ground VSS and by connecting a resistance element 14 between a power source terminal and a ground terminal of the inverter 13.例文帳に追加

ダイオード接続されたＰＭＯＳトランジスタ１１、インバータ１３、ダイオード接続されたＮＭＯＳトランジスタ１２を電源ＶＤＤおよびグラウンドＶＳＳ間に直列に挿入し、インバータ１３の電源端子およびグラウンド端子間に抵抗素子１４を接続することにより小振幅出力バッファ１０を構成する。 - 特許庁

This level shift circuit 1 is equipped with: a level shift part 10 for inputting an input signal V_IN at a high voltage level from a battery; a clamp part 20 for limiting a medium signal Vm of the level shift part 10 equal to or below a certain value; and an output buffer part 30 for outputting the medium signal at a lower voltage CMOS level.例文帳に追加

レベルシフト回路１は、バッテリからの高電圧レベルの入力信号Ｖ_ＩＮを入力するレベルシフト部１０と、レベルシフト部１０の中間信号Ｖｍを一定以下に制限するクランプ部２０と、中間信号をより低電圧のＣＭＯＳレベルで出力する出力バッファ部３０とを備える。 - 特許庁

METHOD, COMPUTER PROGRAM AND APPARATUS FOR MANAGING ADDRESS TRANSLATION FOR ACCESS TO BUFFER DATA STRUCTURE USED IN NETWORK DEVICE DRIVER TO COMMUNICATE WITH NETWORK INPUT/OUTPUT (I/O) ADAPTER IN DATA PROCESSING SYSTEM (APPARATUS AND METHOD FOR COMMUNICATING WITH NETWORK ADAPTER USING QUEUE DATA STRUCTURE AND CACHED ADDRESS TRANSLATION)例文帳に追加

データ処理システム内でネットワーク入出力（Ｉ／Ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法） - 特許庁

To provide a technology for preventing flowing of a through-current by surely descending an output voltage at power interruption in the case of a configuration for an initializing circuit of a DC-DC converter circuit, wherein a voltage generated in the DC-DC converter circuit is used for a self power supply voltage and for a drive buffer circuit power supply of a voltage generating circuit.例文帳に追加

ＤＣ−ＤＣコンバータ回路の初期化回路において、前記ＤＣ−ＤＣコンバータ回路内で生成した電圧を自己電源として、電圧発生回路の駆動用バッファ回路電源として使用する構成の場合、電源立遮断時に出力電圧を確実に立ち下げ、貫通電流が流れることを防止する - 特許庁

This disk drive reads data from a disk at an initial rotation speed to store in a temporary buffer memory (S2) when the reproduction of the disk is started, reads the sequential sound signal data to decode it (S3), applies digital processing by a DSP for adjusting volume, and sound quality (S4), and outputs it to the audio output circuit (S5).例文帳に追加

デリスクの再生が開始されると、初期設定の回転速度でディスクからデータを読み取って一時記憶用のバッファメモリに保存し（Ｓ２）、順次音声信号データを読み出してデコードし（Ｓ３）、ＤＳＰにより音量調整や音質調整その他のデジタル処理を施し（Ｓ４）、オーディオ出力回路に出力する（Ｓ５）。 - 特許庁