「over-clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

In the case of vertical transfer operation of a CCD image sensor 100 requiring a large current, the thinning of the boosted voltage clock CLK (constant voltage control) is inhibited before the operation so as to temporarily over-boost (pre-charge) the voltage VSS.例文帳に追加

大きな電流が必要とされるＣＣＤイメージセンサ１００の垂直転送動作時には、これに先がけて昇圧クロックＣＬＫの間引き（定電圧制御）が禁止され、電圧ＶＳＳが一時的に過昇圧（プリチャージ）される。 - 特許庁

To dispense with a control signal inputted from outside and a terminal used exclusively for the input, since an operation for a burn-in test is switched over to the operation which is based on external clock.例文帳に追加

バーンイン試験の動作を外部クロックに基づく動作切り替えるために、外部から入力される制御信号やその入力のための専用の端子を必要としない。 - 特許庁

Concerning the clock generating circuit for supplying a synchronizing clock signal through the back wiring board to plural packages accommodated on the back wiring board, this circuit is provided with at least one frequency synchronism oscillator circuit to become the common multiple of even multiples of various frequencies required for the package of the clock supply destination and a clock frequency over the back wiring board is equal to or lower than 10 MHz.例文帳に追加

バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路において、クロック供給先パッケージにて必要となる種々の周波数の偶数倍の公倍数となる周波数同期発振器回路を少なくとも一つ備えてなり、且つ、前記バックワイヤーリングボード上を渡すクロック周波数は１０ＭＨｚ以下として構成する。 - 特許庁

A clock signal is embedded to the same level between data signals and transmitted as a single level signal, and a cycle at which clock signals are embedded is controlled and a data format is constructed such that a control data transmission step can be extended over 2 words.例文帳に追加

データ信号の間に同一な大きさを有するクロック信号をエンベッディングして、単一レベル形態の信号に送ることにおいて、クロックがエンベッディングされる周期を調節して、コントロールデータ伝送段階を２ワード(word)以上に拡張できるようにデータフォーマットを構成したクロック信号がエンベッディングされたことを特徴とする。 - 特許庁

The zero crossing position information and reference information of a reproduced digital signal 6 obtained by A/D conversion by the over sampling clock 12 are converted into information synchronized with a channel bit clock 14 by an operation period conversion means 9 and the converted information is supplied to a PRML signal processing means 17 and a level discriminating binarizing means 18.例文帳に追加

また、このオーバーサンプリングクロック１２によりＡ／Ｄ変換した再生デジタル信号６のゼロクロス位置情報と基準情報とを、動作周期変換手段９によりチャネルビットクロック１４に同期したものに変換し、ＰＲＭＬ信号処理手段１７とレベル判別２値化手段１８とに供給する。 - 特許庁

This circuit is equipped with a write data signal generating circuit for outputting the write data signal by changing over two data according to a level of output signal of a first clock duty control circuit and a data strobe signal generating circuit for outputting the data strobe signal by masking an unnecessary part of the output signal of a second clock duty control circuit by a data strobe mask signal.例文帳に追加

第１のクロックデューティ制御回路の出力信号のレベルに応じて、２つのデータを切り替えてライトデータ信号を出力するライトデータ信号生成回路と、データストローブマスク信号によって、第２のクロックデューティ制御回路の出力信号の不要な部分をマスクし、データストローブ信号を出力するデータストローブ信号生成回路とを備える。 - 特許庁

A delay indicated value calculating circuit 101 obtains a delay indicated value which is obtained by cumulatively adding M-N in every cycle of the input clock signal and generated by subtracting N from K when the delay indicated value K exceeds N, and increases or decreases the delay indicated value K according to a phase adjustment signal 30 showing phase control over the output clock signal.例文帳に追加

遅延指示値算出回路１０１により、入力クロック信号のサイクルごとにＭ−Ｎを累積的に加算した値からなる遅延指示値Ｋであって、かつ遅延指示値ＫがＮ以上となった場合にはＫからＮを減算した値となる遅延指示値Ｋを求め、出力クロック信号に対する位相制御を示す位相調整信号３０に応じて遅延指示値Ｋの値を増減する。 - 特許庁

An MPEG 2 TS multiplexer 100 (STC generating circuit 110) again generates a system time clock (STC) on the basis of first program reference time information received first after a lapse of a prescribed time when a reception time interval of the first program clock reference information (PCR) included in a received audio video signal (MPEG-2 TS) reaches a prescribed time or over.例文帳に追加

本発明に係るＭＰＥＧ２ ＴＳ多重装置１００（ＳＴＣ生成回路１１０）は、受信した音声映像信号（ＭＰＥＧ−２ ＴＳ）に含まれる第１のプログラム参照時刻情報（ＰＣＲ）の受信間隔が所定の時間以上となった場合、所定の時間経過後において最初に受信した第１のプログラム参照時刻情報に基づいて、システム基準時刻（ＳＴＣ）を生成し直す。 - 特許庁

To provide a data transmission circuit being applied to the interface of an add-in board concerning a device in broadcast station, or the like, in which data can be transmitted surely both when the clock frequency of data to be transmitted is high, and when the clock frequency varies over a wide range.例文帳に追加

本発明は、データ伝送回路に関し、例えば放送局等の装置に係る拡張ボードのインターフェースに適用して、伝送に供するデータのクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲に変化する場合であっても、確実にデータ伝送することができるようにする。 - 特許庁

When optical data transmitted through a optical waveguide 62 are made to impinge on the laser device 1, the absorption by the region 102 is effectively modulated by a frequency f/m, a mode synchronous frequency is brought over to a clock frequency f/m 1/integer as high as a light signal pulse train, and the laser device 1 outputs stable light clock pulses of repetition frequency f/m.例文帳に追加

このレーザ素子に光導波路62通過後の光データを入射すると、レーザ素子は周波数f/m で領域102 の吸収が効果的に変調されモード同期周波数が光信号パルス列の整数分の１のクロック周波数f/m に引込まれ、繰返し周波数f/m の安定な光クロックパルスとなる。 - 特許庁

A phase information switch circuit 12 selects digital phase information 801 in a regular state, stored digital phase information 901 when the clock is switched and stored best phase information 1001 during long hold-over based on the output hold-over control signal 131 of a control signal generating circuit 13 and transmits it as selected digital phase information 140.例文帳に追加

位相情報切替回路12は、制御信号生成回路13の出力ホールドオーバ制御信号131に基づき、通常状態ではディジタル位相情報801を、クロック切替時には記憶ディジタル位相情報901を、長期ホールドオーバ中は記憶最良位相情報1001を選択して選択ディジタル位相情報140として送出する。 - 特許庁

When the PLL circuit 4 and a fixing clock generation circuit 5 are changed over in accordance with a level of an input waveform to apply sampling clocks to an A/D converter 2, a pulse height level of the input waveform is monitored by a pulse height-detecting means 12, so that clocks are changed over according to whether the pulse height level is large or small.例文帳に追加

入力波形のレベルに応じてＰＬＬ回路４と固定クロック発生回路５とを切り替えて、Ａ／Ｄコンバータ２にサンプリングクロックを与える場合において、波高値検出手段１２により入力波形の波高値レベルを監視し、その波高値レベルの大小によってクロックの切り替えを行なう。 - 特許庁

A disk reproducing device for reproducing a disk in which data are recorded under CLV control comprises a CLV control part for performing CLV control, a speed comparator 2 for performing CAV control, a reference clock generation part 3, a change-over switch 4 for switching the CLV control and the CAV control, and a CPU 6 for performing the setting of a switching point of the change-over switch 4 and switching control.例文帳に追加

ＣＬＶ制御にてデータが記録されたディスクを再生するディスク再生装置であり、ＣＬＶ制御を行うＣＬＶ制御部１と、ＣＡＶ制御を行う速度比較器２及び基準クロック発生部３と、ＣＬＶ制御とＣＡＶ制御とを切り換える切換スイッチ４と、切換スイッチ４の切り換えポイントの設定と切り換え制御とを行うＣＰＵ６とを有する。 - 特許庁

To cope with frequency variations without causing discontinuity even when the frequency of external clock signals is changed over the frequency bands of plural voltage controlled oscillation circuits.例文帳に追加

本発明は、外部クロック信号の周波数が複数の電圧制御発振回路の周波数帯をまたいで変化する場合にも不連続が生じることなく対応することができるＰＬＬ回路、電圧制御発振器及び半導体集積回路を提供することを目的とする。 - 特許庁

To provide a system for generation of synchronizing signals PIPA, PIPB and clock signals CLK_outA and CLK_outB by slave stations SA, SB connected to a master station SM over a packet switching network.例文帳に追加

本発明は、パケットスイッチングネットワークを介してマスタステーションＳＭへ接続されているスレーブステーションＳＡ、ＳＢによる同期信号ＰＩＰＡ、ＰＩＰＢ及びクロック信号ＣＬＫ＿ｏｕｔＡ、ＣＬＫ＿ｏｕｔＢの生成のためのシステムに関する。 - 特許庁

In the cellular phone having an Internet connection function, time of the built-in clock part of the cellular phone is corrected by acquiring time information from an NTP (Network Time Protocol) server which provides time information service over the Internet.例文帳に追加

インターネット接続機能を持った携帯電話機において、インターネットで時刻情報のサービスを行なっているＮＴＰ（Ｎｅｔｗｏｒｋ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）サーバーから時刻情報を得ることにより、携帯電話内蔵時計部の時刻補正を行なう。 - 特許庁

To provide a packet exchange device having a function for preventing over spec and reducing the power consumption of the entire device concerning the packet exchange device in a packet exchange network system and a method for controlling rate of system clock therefor.例文帳に追加

パケット交換ネットワークシステムにおけるパケット交換装置において、過剰スペックを防止し、装置全体の消費電力の低減を図る機能を有するパケット交換装置及びそのシステムクロックの速度制御方法を提供することを目的とする。 - 特許庁

To provide a chip set having a simple data interface even when two systems when hand-over simultaneously occur by stopping the function of a modem operating at a high clock rate in a short time by reducing the number of the chips.例文帳に追加

チップ数を減少させ、高レートクロックで動作するモデム部の機能停止を短時間で行い、ハンドオーバー時における二つのシステムを同時起動させる場合でも、データインターフェースが簡単であるデュアルモード端末用チッピセットを提供する。 - 特許庁

To provide a piezoelectric vibration reed and a manufacturing method of the piezoelectric vibration reed, as well as a piezoelectric vibrator equipped with the piezoelectric vibration reed, an oscillator, an electronic apparatus and a radio wave clock, which can manufacture the piezoelectric vibration reed without a surface defect, suppressing the influence of the surface defect in a previous process to extend over a subsequent process.例文帳に追加

前工程における表面欠陥の影響が後工程に及ぶのを抑制し、表面欠陥のない圧電振動片を製造することができる圧電振動片の製造方法及び圧電振動片、並びに圧電振動片を備えた圧電振動子、発振器、電子機器及び電波時計を提供する。 - 特許庁

To provide a system and method allowing a slave unit to avoid potential energy dissipation that might result from that the slave unit remains in a reception mode over a sufficient time period in consideration of the clock drift under the worst condition.例文帳に追加

最悪条件のクロックドリフトを考慮して十分な時間にわたって受信モードのままでいることによって生じる可能性がある潜在的なエネルギー散逸を、スレーブ装置が回避できるようになるシステムおよび方法を提供する。 - 特許庁

At the reception of the input of the counter reset signal from the demodulation computing device 13, the first counter 15, which is a free-running counter, starts measuring time by self-clock and outputs a trigger signal to a change-over switch 14 when a predetermined time (e.g. three hours) has elapsed from the input of the counter reset signal.例文帳に追加

自走カウンタである第１カウンタ１５は、復調演算装置１３からカウンタリセット信号を入力すると、自己クロックによって計時を開始し、カウンタリセット信号が入力されてから所定時間（例えば３時間）経過後に切換スイッチ１４へトリガ信号を出力する。 - 特許庁

A sample hold section 6 samples a reception pulse received by a receiving antenna 3a, based on a sample pulse obtained by time sweeping of the changing timing of the dither clock over a plurality of periods, to produce a long-period reception pulse obtained by expanding the reception pulse on a time axis.例文帳に追加

サンプルホールド部６は、受信アンテナ３ａによって受信された受信パルスを、複数の周期にわたってディザクロックの変化タイミングから時間掃引したサンプルパルスに基づいてサンプリングすることによって、受信パルスを時間軸上で伸張した長周期受信パルスを生成する。 - 特許庁

When a control section detects that a clock section counts a setting time (step S8), that a mobile phone is loaded to an onboard adaptor (step S4), or that the mobile speed of the mobile phone reaches a prescribed speed or over (step S5), the control section automatically sets a drive mode function (step S7).例文帳に追加

制御部は、時計部が設定時刻を計時したり（ステップＳ８）、携帯電話装置の車載アダプタに対する装着を検出したり（ステップＳ４）、携帯電話装置の移動速度が所定速度以上になったことを検出すると（ステップＳ５）、ドライブモード機能を自動的に設定する（ステップＳ７）。 - 特許庁

The operation control part 300 changes over between normal mode for making the time display means display current time clocked by the clock control means and power-saving mode for halting at least part of the time display means on the basis of detection results by the power storage voltage detection means.例文帳に追加

動作制御部３００は、計時制御手段で計時される現時刻を前記時刻表示手段に表示させる通常モードと時刻表示手段の少なくとも一部を停止させる節電モードとを蓄電電圧検出手段による検出結果に基づいて切り替える。 - 特許庁

A transmission timing adjustment section 53 calculates transmission timing of a symbol sequence to a mobile station so as to obtain a reception timing difference ΔtR having a prescribed value or over when the reception timing difference ΔtR of the symbol sequences from two mobile stations is less than the prescribed value and informs a clock generating section 52 about the transmission timing.例文帳に追加

送出タイミング調整部５３は、２台の移動局からのシンボル列の受信タイミング差ΔｔＲが所定値未満なら、所定値以上となるように、移動局へのシンボル列の送出タイミングを算出し、当該送出タイミングをクロック生成部５２に通知する。 - 特許庁

When the input voltage VIN drops by a certain value or over, a reset circuit 44 resets a node n11 to a grounding potential, in case that a clock CLK1 changes from H level to L level, thereby preventing a NMOS transistor 21 from being turned on.例文帳に追加

入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＨレベルからＬレベルに変化した場合に、リセット回路４４は、ノードｎ１１を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮになることを防ぐ。 - 特許庁

In the simulation, a given time Δt is divided by N in which (leak rate of main buffer/system clock frequency)×N (N: integer) is an integer, and the remainder R is carried over to a next operation, so that a present leak data amount of a main buffer is integer-calculated based on the quotient composed of an integer.例文帳に追加

シミュレーションでは、（メインバッファのリークレート／システムクロック周波数）×Ｎ（Ｎは整数）が整数となるＮで、所定時間Δｔを除算した余りＲを次回の演算に持ちこすことで、整数からなる商に基づき現在のメインバッファのリークデータ量を整数演算する。 - 特許庁

To provide a synchronizing device which has high-speed frequency pull-in and low jitter properties without erroneous lock for an NRZ data signal of a predetermined fixed transmission rate and is capable of reproducing a clock and data over a wide allowable oscillation frequency range of a local oscillator.例文帳に追加

予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供する。 - 特許庁

When the value becomes the count limit value in the timer, an over flow signal is outputted from a decoder 13, the baud rate timer is counted from 1/N (N is an integer being larger than two) of the count limit value and also a source clock from a prescaler 15 is set to 1/N.例文帳に追加

ボーレート・タイマがカウント制限値になったとき、デコーダ１３からオーバ・フロー信号を出力してカウント制限値の１／Ｎ（Ｎは２以上の整数）からボーレート・タイマをカウントさせるとともに、プリスケーラ１５からのソース・クロックを１／Ｎとする。 - 特許庁

The connection of the first switch circuit is changed over to the buffer circuit side and a start pulse and a clock are inputted to the shift register to operate the same, by which only the necessary gate line is driven through the buffer circuit controlled with the second switch and the driving of the unnecessary gate line is stopped.例文帳に追加

第１スイッチ回路の接続をバッファ回路側に切り換え、スタートパルスとクロックを入力してシフトレジスタを動作させることにより、第２スイッチで制御されたバッファ回路を介して必要なゲート線のみを駆動し、必要でないゲート線の駆動を停止する。 - 特許庁

To establish network synchronism all over the network equipment by selecting a clock extracting route without interposing an operation maintenance person when a fault occurs in the route a master network synchronizing device concerning the network equipment composed of the master network synchronizing device and a slave network synchronizing device.例文帳に追加

マスタ網同期装置とスレーブ網同期装置とで構成されたネットワーク装置に関し、方路又は該マスタ網同期装置に障害が発生した場合、運用保守者の手を介することなくクロック抽出方路を選択してネットワーク装置全体の網同期を確立する。 - 特許庁

To provide a liquid crystal driving device capable of correcting image signals correspondingly to an S-shaped characteristic of a liquid crystal and also simplifying the constitution, by changing over clock frequencies (speed) according to a pulse count value in PWM (pulse width modulating) control.例文帳に追加

ＰＷＭ制御におけるパルスカウント値に応じてクロックの周波数（速度）を切り替えることにより、画像信号を液晶のＳ字状特性に対応して補正するとともに、構成を簡素化することができる液晶ドライバ装置を提供する。 - 特許庁

To provide a portable terminal incorporating a photographing function, which can provide a visually excellent picked-up image without spreading the change in lightness of the picked up image over a plurality of frames even when a frequency of a clock signal is switched, and to provide its luminance control method.例文帳に追加

クロック信号の周波数が切り換わった場合でも、撮像画像の明るさの変化が少なくとも複数フレームにまで伝播せず、視覚的に良好な撮像画像を得ることができる撮像機能内蔵携帯端末装置及びその輝度制御方法を提供する。 - 特許庁

To provide a radio communication device capable of performing an appropriate operation in order to improve characteristic deterioration in the radio communication device, which is caused by the interference of a clock, concerning a configuration adopting a system such as a TDD system, to temporally change over the transmission and reception of communication data with another device.例文帳に追加

ＴＤＤ方式等、他の装置との間の通信データの送信および受信を時間的に切り替えて行なう方式を採用する構成において、クロックの干渉による無線通信装置の特性劣化を改善するために適切な動作を行なうことが可能な無線通信装置を提供する。 - 特許庁

An adaptive equalizer for use in a serial communication link uses timing information, generated by the phase detector of a clock and data recovery circuit of the serial communication link and a frequency pattern of the recovered data, to decide whether the data received in the serial communication link are over-equalized or under-equalized.例文帳に追加

シリアル通信リンクに使用する適応等化器システムは、そのリンクのクロック・データ再生回路の位相検出器及び再生データの周波パターンで生成されるタイミング情報を使用し、シリアル通信リンクで受信するデータが、過剰等化又は過少等化であるかを判断する。 - 特許庁

To provide a time synchronization method, in which, among a plurality of number of terminals linked with each other over a network, when system such as GPS or a radio clock can not be used, time synchronization between a main station terminal and a receiving terminal is performed accurately in a short time.例文帳に追加

ネットワーク上でリンクされた複数の端末間において、ＧＰＳあるいは電波時計などのシステム利用不可時に、短時間で且つ高精度に主局端末と受信端末間の時刻同期が行える時刻同期方法を提供する。 - 特許庁

This analog clock 1 having the winding stem 2 and the clutch wheel 5 and having the winding stem 2 having the engaging part 6 for engaging with the clutch wheel 5, is constituted so that an inclined face 12 successively diametrally expanded over the rear end 11 from the tip 10 of the engaging part 5 is formed on an outside surface 8 of the engaging part 6.例文帳に追加

巻真２およびつづみ車５を備え、巻真２はつづみ車５と係合する係合部６をさらに備えてなるアナログ時計１において、係合部６の外面８に係合部５の先端１０から後端１１に及んで順次拡径された斜面１２が形成された構成とした。 - 特許庁

An antenna body 204 of the antenna 101 has the plurality of antenna coils which are wound in layers one over another, and the antenna coil differing in inductance value is selected and used as the antenna for a wave clock by changing the fitting direction of the antenna coil in the housing.例文帳に追加

アンテナ１０１のアンテナ本体２０４は、複数の層に重ね巻きされた複数のアンテナコイルを有しており、電波時計の筐体の材質に応じて、前記筐体内における前記アンテナコイルの取り付け方向を変えることによって、インダクタンス値の異なるアンテナコイルを電波時計のアンテナとして選択して使用する。 - 特許庁

When a frequency that the detection signal for synchronizing data is detected out of a periodical detection window produced on the basis of a recording channel clock, or a frequency not detected in the detection window becomes the predetermined threshold or more, the start of the recording is once stopped and the recording can be started from the more reliable state by doing over again the recording start operation.例文帳に追加

このデータ同期用検出信号が、記録チャネルクロックを基に生成される周期的な検出ウィンドウの外に検出される回数または検出ウィンドウ内に検出されない回数が予め定められた閾値以上になったときに、記録の開始を一旦取り止め、再度記録開始動作をし直すことで、より確実な状態から記録を開始することができる。 - 特許庁

Provided is the RFID reader reading data from an RFID tag using a wireless connection over a specified frequency bandwidth, including a transmitting unit synthesizing sequentially and cumulatively frequency control signals generated every clock, mixing the synthesized specific frequency signal and a fixed frequency signal, and as a result outputting an RF signal.例文帳に追加

所定の周波数帯域を利用して無線方式でＲＦタグから各種データを読み出すＲＦＩＤリーダは、クロック毎に発生した周波数制御信号を順次累積して合成し、その合成された特定周波数信号と固定周波数とをそれぞれ混合し、その混合結果によるＲＦ信号を出力する送信ユニットを含む。 - 特許庁

Capacitors CN are provided respectively between a supply line of vertical clock signals VCK and respective data lines ϕDN, so that constant potential precharge signals NRS are supplied to the lines ϕDN and the signals VCK are switched over between the supply completion time of the signals NRS and the supply starting time of analog image signals Vid.例文帳に追加

垂直クロック信号ＶＣＫの供給線と各データ線φＤｎとの間それぞれに容量Ｃｎを設け、各データ線φＤｎに定電位のプリチャージ信号ＮＲＳを供給しその供給終了時点からアナログ画像信号Ｖｉｄの供給開始までの間に垂直クロック信号ＶＣＫが切り替わるようにする。 - 特許庁

The 1st image signal adjustment section adjusts a horizontal blanking period of the image signal before adjustment to be a prescribed period or over while keeping a horizontal synchronizing signal period and a horizontal valid pixel number of the image signal before adjustment by increasing a frequency of a dot clock signal to sample the image signal before adjustment when the horizontal blanking period of the image signal before adjustment is shorter than a prescribed period.例文帳に追加

第１の画像信号調整部は、調整前画像信号の水平ブランキング期間が所定の期間より小さい場合に、調整前画像信号をサンプリングするドットクロック信号の周波数を大きくすることにより、調整前画像信号の水平同期期間と水平有効画素数とを維持したまま調整前画像信号の水平ブランキング期間を所定の期間以上となるように調整する。 - 特許庁

To provide an electronic control unit(ECU) that allows its CPU for reducing the power consumption to transit to a halt mode where the clock is stopped when a switch is not activated over a prescribed time in order to reduce the power consumption monitors the switch operation even in the halt mode and allows the CPU to resume the usual operating mode when the switch is activated.例文帳に追加

消費電力を低減するためＥＣＵのＣＰＵは、スイッチが所定時間に亘って作動しないと、クロックを停止するホルトモードに移行して消費電力の低減を図り、ＥＣＵはホルトモードでもスイッチの作動を監視し、スイッチが作動するとＣＰＵが通常動作モードに復帰する。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

A speed detector 6 detects the reading speed of the information signal by an input from a voltage control oscillator 5 and gain corresponding to the speed is designated by a gain command unit 7 to change-over the output current of a charge pump 4 so that the loop gain of the clock extracting circuit is made to be the desired operation point.例文帳に追加

速度検出器６で電圧制御発振器５からの入力により情報信号の読み取り速度を検出し、その速度に応じたゲインをゲイン指令器７で指定してチャージポンプ４の出力電流を切り替えることによって、自動的にクロック抽出回路のループゲインが所望の動作点になるよう構成する。 - 特許庁