「parallel test」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A tri-state input/output buffer having small drive capacity and a test control circuit for controlling the entire test are provided in parallel at an input/output terminal under normal use of an integrated circuit.例文帳に追加

集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。 - 特許庁

The radioactive source and the image detectors perform a plurality of parallel linear scans over all areas of the test object to acquire the images of the test object under different viewing angles.例文帳に追加

放射線源および影像検出器は、試験物体の全領域に亘り複数の平行な線形走査を実行して、異なる視角のもとでの試験物体の影像を獲得する。 - 特許庁

To shorten a test time by parallel processing of a plurality of chips when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND type flash-memory.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

To provide a memory board test device which can perform a test by applying a test pattern signal from any connection part side in a memory board having such a structure that a plurality of memory chips are incorporated, these memory chips are connected in parallel and both ends of these connection lines being connected in parallel are connected to the connection parts of one side and the other side.例文帳に追加

複数のメモリチップを搭載し、これら複数のメモリチップを並列接続し、この並列接続した接続線の両端を一方と他方の接続部に接続した構造のメモリボードにおいて、何れの接続部側からでも試験パターン信号を印加して試験を行うことができるメモリボード試験装置を提供する。 - 特許庁

A luminous flux from a laser light source 1 is converted to a parallel luminous flux through a collimator lens 3 and travelled to the two test objects 4, 7.例文帳に追加

レーザ光源１からの光束を投光用コリメータレンズ３で平行光束とし、２つの被検体４、７に向かわせる。 - 特許庁

The fail information with respect to the address which is newly decided as fail in parallel with the present test, is counted to obtain a fail count value.例文帳に追加

現在の試験と並行して新たにフェイルと判定されたアドレスに対するフェイル情報をカウントし、フェイルカウント値を求める。 - 特許庁

This test chart 10 is formed by arranging plural transparent triangular marks 14, in parallel on either half of a transparent glass plate 12.例文帳に追加

テストチャート１０は、透明なガラスプレート１２の片側半分に透明な三角マーク１４を複数個並列して形成される。 - 特許庁

A coil 22 for excitation and/or measurement is arranged on a side surface of the test body 100 that is in parallel with the direction of the depth of treatment.例文帳に追加

加工深さ方向に平行な試験体１００の側面に励磁及び又は測定のためのコイル２２を配置してある。 - 特許庁

The control unit 50 raises the temperature of the heater 422, as associated with the feed of the sterilizing substance, in parallel with the gas passage leak test.例文帳に追加

制御部５０は、気体流路リークテストと並行して滅菌物質の供給にともなうヒータ４２２の昇温を行う。 - 特許庁

In the dopant concentration evaluation method of the semiconductor device, a plane parallel to the measurement surface is formed in the test piece to be measured.例文帳に追加

半導体素子の濃度評価方法は、まず、測定対象となる試料の測定面に平行な平行面を形成する。 - 特許庁

In a test pattern load device 30, the test patterns to be executed are divided into a size storable in the memory 11 for storing the test patterns and stored in parallel and horizontal directions in the memory 11 for storing the test patterns, and test program information indicating the location of storage and division information on the number of divisions etc. are reported to a verification processing part 13.例文帳に追加

テストパターンロード装置３０で、実行すべきテストパターンを、テストパターン格納用メモリ１１に格納可能なサイズに分割してこれをテストパターン格納用メモリ１１の水平方向並列に格納すると共に、その格納位置を表すテストプログラム情報及び分割数等の分割情報を検証処理部１３に通知する。 - 特許庁

A serializer 17 converts a parallel test pattern signal, which is output from a pattern generator 20 according to a clock signal CLK1 during a test mode period, into a serial signal and outputs the serial signal from an output buffer 16 to an external loopback pass on the part of a test jig.例文帳に追加

シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。 - 特許庁

A K(black) test pattern is obtained by arranging a plurality of lines in parallel, and a C(cyan) test pattern is obtained by arranging a plurality of patterns in a step state obtained by providing level differences in a direction orthogonally crossing with a K line in a direction in parallel with the K line.例文帳に追加

Ｋ（ブラック）のテストパターンは、複数のラインを平行に並べられたパターンであり、Ｃ（シアン）のテストパターンは、Ｋのラインに直交する方向に段差を設けて形成された階段状のパターンを、Ｋのラインと平行な方向に複数並べたパターンである。 - 特許庁

The phase conversion circuit 32 that receives the parallel data 20f generates test purpose parallel data 20h with a phase optionally selected among n-kinds of phases and gives the data 20h to the frame processing circuit 19 via a parallel data control circuit 18.例文帳に追加

この位相変換回路３２では、この並列データ２０ｆをｎ通りある位相の中から任意に選択した位相のテスト用並列データ２０ｈを生成し、並列データ切替回路１８を介してフレーム処理回路１９へ入力する。 - 特許庁

The semiconductor integrated circuit 1 includes a controlling scanning test component circuit which a test value is scanned therein and outputs the test value to a combination circuit 203 and an observing scanning test component circuit which the test value scanned in the controlling scanning test component circuit is scanned therein in parallel and an output value output by the combination circuit 203 based on a test value from the controlling scanning test component circuit is input thereto to scan out the output value.例文帳に追加

本発明にかかる半導体集積回路１は、テスト値がスキャンインされ、当該テスト値を組み合わせ回路２０３に出力する制御用スキャンテスト構成回路と、制御用スキャンテスト構成回路にスキャンインされるテスト値が並列的にスキャンインされるとともに、組み合わせ回路２０３が制御用スキャンテスト構成回路から出力されたテスト値に基づいて出力する出力値が入力され、当該出力値をスキャンアウトする観測用スキャンテスト構成回路とを備えたものである。 - 特許庁

Defectives of the (x+1) bits or more per one position information are discriminated as a defective chip by the parallel test circuit.例文帳に追加

上記パラレルテスト回路により、１つの位置情報につき上記ｘ＋１ビット以上の不良をもって不良チップと判定する。 - 特許庁

To increase the number of parallel tests of semiconductor memory devices even in utilizing limited input/output channels of a test device.例文帳に追加

テスト装置の限定された入出力チャネルを利用しても、半導体メモリ素子の並列テスト数を拡張できるようにすることにある。 - 特許庁

Three pieces M2 of wiring 103 are connected in parallel at an end of a TEG (test element group) region 101 of a lead-out wiring 102.例文帳に追加

引き出し配線１０２のＴＥＧ領域１０１側の端部には、３本のＭ２配線１０３が並列で接続されている。 - 特許庁

To prevent a damage of a measuring probe needle when performing a large-numbered parallel test, and to heighten inspection efficiency, concerning a probe card, a semiconductor integrated circuit testing device and a semiconductor integrated circuit test method.例文帳に追加

プローブカード、半導体集積回路試験装置及び半導体集積回路試験方法に関し、多数個並列テストを行う際の測定プローブ針の損傷を防止するとともに、検査効率を高める。 - 特許庁

When a normal operation signal is made to be in an inactivation state by the input of a test signal TEST, a protection transistor 13 connected to an e-fuse element 12 in parallel is activated.例文帳に追加

たとえば、テスト信号ＴＥＳＴの入力により、通常動作信号が非活性の状態になると、ｅ−ｆｕｓｅ素子１２に並列に接続された保護トランジスタ１３が活性化される。 - 特許庁

To provide a parallel resistance measuring method and a device therefor capable of determining a value of an equivalent parallel resistance by applying a direct current into a capacitive test device, and reducing cost by reducing a device scale.例文帳に追加

容量性被試験デバイスに直流を印加して等価並列抵抗の値を求めることができ、装置の規模を小さくしてコストダウンを図る並列抵抗計測方法及びその装置に提供する。 - 特許庁

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.例文帳に追加

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁

To provide a metal body inspection device, capable of executing stable inspection by keeping a sensor holder at an equal distance and in parallel with a metal test body.例文帳に追加

センサホルダを金属被検体と等距離かつ平行に保ち、安定した検査を行なうことができる金属体検査装置を提供する。 - 特許庁

To verify a parallel operation test of a new computer whose operating conditions relating to an operation are different from those of the existing computer.例文帳に追加

操業に係わる運転条件が既設計算機とは異なる新設計算機の並行運転テストの検証を行うことができるようにする。 - 特許庁

The rotating shaft S1 of the drive unit 50 is parallel to one 9a of two cross-side planes 9a, 9b of the test head 9 (heavy load).例文帳に追加

駆動ユニット５０の回転軸Ｓ１は、テストヘッド９（重量物）の交差する２側平面９ａ、９ｂの一方９ａに平行である。 - 特許庁

Charpy impact test pieces are sampled on respective positions in the plate thickness direction of a thick steel plate, a 2 mmV notch is introduced in parallel with the plate surface of the thick steel plate and a Charpy impact test is executed to find out energy transition temperatures vTr_E(°C).例文帳に追加

厚鋼板の板厚方向各位置でシャルピー衝撃試験片を採取し、厚鋼板の板面に平行に２mmＶノッチを導入して、シャルピー衝撃試験を実施し、エネルギー遷移温度vTr_Ｅ（℃）を求める。 - 特許庁

The HSI sample data generator 210 serially combines received low-speed parallel test data, and generates first and second test input signals TXP, TXN having reverse phases.例文帳に追加

ＨＳＩサンプルデータ生成器２１０は、受信した低速の並列テストデータを直列に結合して、位相が互いに逆になる高速の第１テスト入力信号ＴＸＰ及び第２テスト入力信号ＴＸＮを生成する。 - 特許庁

Elements such as a Zener diode that conducts when a voltage higher than a predetermined is applied are connected in parallel with a test switch 7a of an operation confirmation test circuit 7 of the leakage protection plug as a pseudo earth leakage circuit 8.例文帳に追加

漏電保護プラグの動作確認用テスト回路７のテストスイッチ７ａと並列に、所定電圧より高圧の過電圧が印加されると導通するツェナーダイオードなどの素子を擬似漏電回路８として接続する。 - 特許庁

Thus, it is possible to achieve an efficient test by executing the plurality of operation tests in parallel, and to perform an accurate test by obtaining a result similar to that obtained by independently executing each of the operation tests.例文帳に追加

これにより複数の動作試験を並列に実行することで効率的な試験が行えるとともに、各動作試験を単独で実行した場合と同様の結果が得られるので正確な試験が行える。 - 特許庁

To provide an apparatus for testing semiconductor integrated circuits, capable of simultaneously testing a plurality of semiconductor integrated circuits in parallel, whose outputs in test results become a synchronized with each other, even if identical test patterns are simultaneously input in it.例文帳に追加

同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路を同時に並列的にテスト可能な半導体集積回路のテスト装置を提供する。 - 特許庁

To prevent the generation of excessive IR drop in a scan test circuit performing a functional test of a flip-flop connected to a scan chain in parallel to a plurality of scan chains by a scan shift operation and a scan capture operation.例文帳に追加

スキャンシフト動作とスキャンキャプチャ動作によって、スキャンチェインに接続されたフリップフロップの機能テストを、複数のスキャンチェインに対して並行に行なうスキャンテスト回路において、過度のＩＲドロップの発生を防ぐ。 - 特許庁

By turning the switch 7 from the read out circuit 5 the output of which is lead out to the parallel signal line 8, the test can be performed without inputting the analogue signal for test to the analogue input terminal 12.例文帳に追加

切換回路７を読出回路５の出力が導出されるパラレル信号線８側に切換えることによって、アナログ入力端子１２には試験用のアナログ信号を入力しないで行うことができる。 - 特許庁

To provide a parallel test apparatus in which a signal for semiconductor memory apparatus can be varied at high speed when a plurality of semiconductor memory apparatuses are tested and a test time can be shortened.例文帳に追加

複数の半導体記憶装置をテストする際に、これら各半導体記憶装置に対する前記信号を高速に変化させることが可能で、テスト時間を短縮することが可能な並列試験装置を提供する。 - 特許庁

Since each piezoelectric vibrator thereby becomes approximately parallel to the test surface of the inspection object, the ultrasonic wave transmitted from the piezoelectric vibrator can enter the test surface of the inspection object approximately vertically.例文帳に追加

これにより、個々の圧電振動子が検査対象物の探傷面と略平行になることで、圧電振動子から発信された超音波が検査対象物の探傷面に対し略垂直に入射することが可能になる。 - 特許庁

From a circuit viewpoint, the plurality of TEGs are located between the pad 310 for first test and the pad 312 for second test, are arranged in series or in parallel to one another, and are not overlapped to one another in a plan view.例文帳に追加

複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。 - 特許庁

Thus, it is not necessary to rewrite a program for each type of an LSI while it is necessary when using a test device connected to the outside, and it is possible to simultaneously test the cache memory in parallel with the memory such as the SRAM other than the cache memory built in the same LSI, and to shorten the test time.例文帳に追加

これにより、外部に接続したテスト装置を用いた場合のようにＬＳＩの品種毎のプログラムの書き換えが不要となる上、同一ＬＳＩに内蔵されているキャッシュメモリ以外のＳＲＡＭ等のメモリと同時並行してキャッシュメモリのテストが可能となり、テスト時間の短縮が図れる。 - 特許庁

The test printed wiring board 10 has a conduction circuit 2 formed on the surface of a flexible insulating substrate 1, the conduction circuit 2 having two or more conductive paths arranged parallel and connected to each other in parallel.例文帳に追加

可撓性絶縁基板１の表面に導電回路２を形成し、該導電回路２が２本以上の導電路を平行に配置し、かつ並列接続した回路からなる試験用プリント配線基板１０とする。 - 特許庁

The system includes a parallel/serial converter for converting a parallel output of the IC tester into a serial signal, and the first differential current driver for converting an output from the parallel/serial converter into a differential current signal and outputting it to the test object.例文帳に追加

本システムは、ＩＣテスタのパラレル出力をシリアル信号に変換するパラレル／シリアル変換器と、このパラレル／シリアル変換器の出力を差動電流信号に変換し、被試験対象に出力する第１の差動電流ドライバとを備えたことを特徴とするシステムである。 - 特許庁

Consequently, signal processing for performance determination, retrieval of the CCD, and arrangement of the next CCD are carried out in parallel, and the test time can be shortened.例文帳に追加

よって、性能判定のための信号処理と、ＣＣＤの取り出し、および次のＣＣＤの配置とが並列的に行われ、試験時間の短縮を実現できる。 - 特許庁

To obtain a considerable cost reduction effect in a chip test by making an expensive chip tester unnecessary and shortening the inspection time of a chip to be tested by simultaneous parallel inspection.例文帳に追加

高価なチップテスターを不用とし、また同時並列検査による被テストチップの検査時間も短縮し、チップテストにおいて大幅なコスト削減効果を得る。 - 特許庁

By this tester, a plurality of semiconductor integrated circuits can be tested in parallel using a test data stored in a set of memories.例文帳に追加

本発明よるテスト装置は、１つのメモリセットに蓄積されたテストデータを使用して複数の半導体集積回路を並列にテストすることができる。 - 特許庁

The cutout portions 14A, 14B, 14C, and 14D each comprise a test coupon 20 including two parallel wiring patterns 26 and 28 meanderingly extended respectively from the two signal terminals 24A and 24B.例文帳に追加

切り抜き部分１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、２つの信号端子２４Ａ，２４Ｂから平行な２本の配線パターン２６，２８が蛇行して延設されたテストクーポン２０を有している。 - 特許庁

A mechanism receives a shaft 10a parallel to the holding direction of a holding tooth 10 for pressing and fixing the test piece by a radial bearing 40 and a thrust bearing 50.例文帳に追加

試験片を押圧・固定する掴み歯１０の掴み方向に平行な軸１０aをラジアルベアリング４０とスラストベアリング５０によって受ける機構とする。 - 特許庁

Test switches 8 and 9 composed of push-button switches are respectively provided in parallel with relay contacts x1 and x2 of a circuit for electrifying water supply valves 2 and 3.例文帳に追加

給水弁２及び３に通電する回路のリレー接点ｘ1及びｘ2と並列に押ボタンスイッチからなるテストスイッチ８及び９をそれぞれ設ける。 - 特許庁

To provide a semiconductor memory in which the occurrence of a noise and a peak current caused by the operation of a sense amplifier can be suppressed in a parallel test.例文帳に追加

パラレルテストにおいて、センスアンプ動作に起因するノイズおよびピーク電流の発生を抑制することのできる半導体記憶装置を提供すること。 - 特許庁