「parallel test」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The input buffer 5 converts the A bit and B bit test data into parallel bit data and sends them to a step use D/A converter 1 and an offset use D/A converter 2.例文帳に追加

入力バッファ５は、Ａビット及びＢビットのテストデータを並列ビット化してステップ用D−A変換器１とオフセット用D−A変換器２とに送る。 - 特許庁

A printer processor outputs two test prints 61 recording a test pattern, formed on eight parallel straight lines 62a-65b in the main scanning direction and the sub-scanning direction of an exposure part on two photosensitive materials different in length.例文帳に追加

プリンタプロセッサは、露光部の主走査方向及び副走査方向に対して平行な８本の直線６２ａ〜６５ｂで形成されるテストパターンを長さの異なる２枚の感光材料に記録した２枚のテストプリント６１を出力する。 - 特許庁

To provide a handler for semiconductor element inspection capable of maintaining stable temperature of inspecting conditions, even when the number of elements under test during the time of parallel inspection or heat generation of elements under test itself and of maintaining stable contact.例文帳に追加

並列検査時に被検査素子の数が増加するか、被検査素子自体が発熱される場合にも、テスト環境の安定的温度維持が可能であり、安定したコンタクトを維持しうる半導体素子検査用のハンドラを提供する。 - 特許庁

The semiconductor testing apparatus which performs parallel tests while applying test pattern waveforms to a plurality of devices under measurement 12, is equipped with a pattern generator 101 for generating first test pattern data common to each device 12, a storage portion 103 for generating second test pattern data individual to each device 12, and a first selection circuit 105 for choosing either the first test pattern data or the second test pattern data.例文帳に追加

複数の被測定デバイス１２に対し、試験パターン波形を印加して並列試験を行う半導体試験装置において、各被測定デバイス１２に共通の第１試験パターンデータを発生するパターン発生器１０１と、各被測定デバイス１２に個別の第２試験パターンデータを発生する記憶部１０３と、第１試験パターンデータと第２試験パターンデータのいずれかを選択する第１の選択回路１０５とを備えたことを特徴とする。 - 特許庁

Preferably, a width D of the parallel parts of the test piece, and a tip radius r and a bottom part width d of the notch satisfy inequalities: 0.5≤d/D≤0.7, 0.025≤r/D≤0.05.例文帳に追加

試験片の平行部の幅Ｄと、切り欠きの先端半径r及び底部の幅ｄとが、０．５≦ｄ／Ｄ≦０．７、０．０２５≦ｒ／Ｄ≦０．０５を満足することが好ましい。 - 特許庁

In the tip end area of a long stainless steel base plate 10, a plurality of test pieces 70 are collected which are parallel to the width direction TD of the base plate 10.例文帳に追加

ステンレス鋼からなる長尺状の基板１０の先端部の領域において基板１０の幅方向ＴＤに平行な複数本の試験片７０を採取する。 - 特許庁

Color scans of test samples of the magnetically aligned flakes show high differentiation between illumination parallel and perpendicular to the direction of alignment of the magnetic diffractive pigment flakes.例文帳に追加

磁気的に整列したフレーク試験試料のカラー・スキャンは、磁性回折顔料フレークの整列方向に平行な照射と垂直な照射との間で大きな違いを示す。 - 特許庁

Test data input(TDI signal), supplied from an external inspection apparatus (not shown), is respectively inputted to the TDI terminals of integrated circuit devices 1, 2, 3 in parallel.例文帳に追加

外部の検査装置（図示せず）から供給される入力テストデータ（ＴＤＩ信号）を、集積回路デバイス１，２，３の各ＴＤＩ端子に並列にそれぞれ入力する。 - 特許庁

This semiconductor testing apparatus 1 tests a plurality of devices to be tested 20a-20d in parallel using a test pattern P1 generated by a pattern generating section 11.例文帳に追加

半導体試験装置１は、パターン発生部１１で発生した試験パターンＰ１を用いて複数の被試験デバイス２０ａ〜２０ｄの試験を並行して行うものである。 - 特許庁

To realize a temporally parallel test between a predetermined circuit block having a self-diagnosis circuit and another circuit block in a testing method for an IC having a plurality circuit blocks.例文帳に追加

複数の回路ブロックを有するＩＣのテスト方法において、自己診断回路を有する所定の回路ブロックと、その他の回路ブロックとの時間的な並列テストを実現する。 - 特許庁

The pattern wiring 11 of the test coupon on each signal wiring layer is composed of linear portions 12 extending in parallel with each other, and fold-back portions 13 connecting the linear portions 12 to each other.例文帳に追加

各信号配線層のテストクーポンのパターン配線部１１は、並行に延びる直線部１２と直線部１２を相互につなぐ折り返し部１３とから構成する。 - 特許庁

Therefore, an expensive chip tester is made unnecessary and the inspection time of the chip to be tested is shortened by simultaneous parallel inspection, whereby a considerable cost reduction effect is obtained in the chip test.例文帳に追加

これにより、高価なチップテスターが不用になり、また同時並列検査によって被テストチップの検査時間も短縮し、チップテストにおいて大幅なコスト削減効果が得られる。 - 特許庁

The respective coordinates of an output vector VY can be calculated by an N+1 step algorithm and this calculation is performed by a bit test unit to be operated parallel with the ALU.例文帳に追加

出力ベクトルＶＹの各座標をＮ＋１ステップアルゴリズムにより計算することができ、この計算はＡＬＵと並列に作動するビットテストユニットにより行われる。 - 特許庁

This method can include a step of constituting different programmable test clock controllers so that different clock domains may be tested mostly in parallel.例文帳に追加

種々の実施形態において、本方法は、異なるクロックドメインをほぼ並行してテストするように異なるプログラム可能テストクロックコントローラを構成する段階を含むことができる。 - 特許庁

Sequential data which are received from the testing device 314 are constituted in a parallel shape, and an estimation-to-actual data value is displayed for every node, in order to indicate whether the test of a node has passed or not.例文帳に追加

テスト装置から受け取られた順次データは並列形式に構成され、ノードのテストが合格か否かを示すためノード毎に予測対実際データ値が表示される。 - 特許庁

The data control unit 4 outputs the parallel data inputted to the plurality of terminals DQ0 to DQ3 to the plurality of drive units SA0 to SA3 in the normal operation mode, and converts the serial data inputted to the terminal DQ0 to parallel data and outputs the parallel data after conversion to the plurality of drive units SA0 to SA3 in the test mode.例文帳に追加

データ制御部４は、通常動作モードでは、複数の端子ＤＱ０〜ＤＱ３に入力されたパラレルデータを、複数の駆動部ＳＡ０〜ＳＡ３に出力し、テストモードでは、端子ＤＱ０に入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを、複数の駆動部ＳＡ０〜ＳＡ３に出力する。 - 特許庁

A test pit 13 having an incidence opening 13a in the area on which the slit image 16 is formed is provided in parallel with the sample cell 11 and the reference pit 12, and a light-receiving element 23 is provided to a sensor part 20 to receive the light passing through the test pit 13.例文帳に追加

サンプルセル１１及びリファレンス用穴１２と並べて、スリット像１６が結像する領域内に入射口１３ａを持つテスト用穴１３を設け、これを通過する光を受光するための受光素子２３をセンサー部２０に設置した。 - 特許庁

The jig for testing in-plane shearing has a first holding member 12 for holding a test piece T comprising a sheet material along a predetermined straight line direction and a second holding member 22 for holding the test piece T along the direction parallel to the predetermined straight line direction.例文帳に追加

シート材料からなる試験片Ｔを所定の直線方向に沿って保持する第１の保持部材１２と、前記所定の直線方向と平行する方向に沿って試験片Ｔを保持する第２の保持部材２２とを有する。 - 特許庁

The memory test device 10 writes a test signal to a plurality of memories to be tested D1 to D32; while it reads signals written in the plurality of memories to be tested D1 to D32 and tests the plurality of memories to be tested D1 to D32 in parallel.例文帳に追加

メモリ試験装置１０は、複数の被試験メモリＤ１〜Ｄ３２に試験信号を書き込むとともに複数の被試験メモリＤ１〜Ｄ３２に書き込まれた信号を読み出して、複数の被試験メモリＤ１〜Ｄ３２の試験を並列して行う。 - 特許庁

To output an optional data pattern to a plurality of drive units in a test mode in a semiconductor device which accepts parallel data inputted to a plurality of terminals in a normal operation mode and accepts serial data by a particular terminal in the test mode.例文帳に追加

通常動作モード時には、複数の端子に入力されたパラレルデータを受け付け、テストモード時には、特定端子でシリアルデータを受け付ける半導体装置において、テストモード時に、任意のデータパターンを複数の駆動部に出力することを可能にする。 - 特許庁

The apparatus generates a test pattern for the operation test of the built-in memory, which is used for a device having a memory macro, a serial input interface and a latch circuit for latching signals input serially and outputting them in parallel to the memory macro.例文帳に追加

メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチしメモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。 - 特許庁

The test device 1 generates N-sets of data packets given respective priorities 1,..., M, sequentially extracts K-sets of data packets at random and supplies them to K-sets of inputs of a relaying device 2 in parallel from K-sets of outputs of the test device 1.例文帳に追加

試験装置1において1...Mまでの各優先度を与えたデータバケットを、各優先度についてN個生成し、順次ランダムにK個のデータパケットをとりだして試験装置1のK個の出力より中継装置2のK個の入力に並列に供給する。 - 特許庁

The many pixels of the photo detecting means are divided into a plurality of blocks, and the surface under test divided according to the pixel dividing is parallel scanned, with the divided blocks synchronized, to parallel-process information obtained by the scan.例文帳に追加

受光手段の多数の画素を複数のブロックに分割し、その分割された各ブロックが同期をとりつつ分割に対応して分割される被検査面を並列にスキャンしながら、このスキャンによって得られた情報を並列して処理する。 - 特許庁

It is possible to unify address scanning directions of the respective memories with respect to the test address information in a particular direction according to the bit arrangement unique to each memory by supplying the test data information to a plurality of the memories with the different access data widths in parallel.例文帳に追加

アクセスデータ幅の異なる複数のメモリに対してテストデータ情報を並列に供給することができ、テストアドレス情報に対する夫々のメモリにおけるアドレススキャン方向を固有のビット配列にしたがって特定方向に統一することが可能になる。 - 特許庁

Among transistors 1-4 and 5-8 for establishing a function of a decoder 21 as an ordinary decoder, a test transistor 22 is inserted into the side of the transistors 5-8 connected in series, and a test transistor 11 is connected in parallel to the transistor group including the transistors 22.例文帳に追加

デコーダ２１を、通常のデコーダとしての機能をなすためのトランジスタ１〜４，５〜８の内、直列に接続されるトランジスタ５〜８側にテスト用トランジスタ２２を挿入し、このトランジスタ２２を含むトランジスタ群に対してテスト用トランジスタ１１を並列に接続する。 - 特許庁

To provide a semiconductor integrated circuit testing system which effectively tests a semiconductor integrated circuit by applying different test patterns to objects under test arranged in parallel without inviting large increase in cost of the system and a method.例文帳に追加

大幅な装置のコスト上昇を招かずに、並列に設けられた被試験対象に対して異なる試験パターンを印加することができ、効率的に半導体集積回路の試験を行うことができる半導体集積回路試験装置及び方法を提供する。 - 特許庁

This parallel bit test method of the semiconductor memory device comprises a step of writing data in each of many memory cells in the semiconductor memory device, a step of reading the data from each of many memory cells, a step of testing the data from each of many memory cells for a first test mode, and a step of testing the data from each of many memory cells for a second test mode.例文帳に追加

半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。 - 特許庁

A capacitor 31 for abnormality detection is provided in parallel with a winding device being a test object 13, and current on a ground side of the capacitor 31 is measured by a current measurement sensor 32.例文帳に追加

試験対象１３である巻線機器と並列に異常検出用コンデンサ３１が設けられ、該コンデンサ３１の接地側の電流が電流測定センサ３２にて測定される。 - 特許庁

Therefore, so to speak the disturb-test which is performed by using a magnetic field generated by the first and the second data write current can be executed in parallel to a memory cell column.例文帳に追加

したがって、第１および第２のデータ書込電流により生じる磁界を用いて行なういわゆるディスターブ試験をメモリセル列に対して並列に実行することができる。 - 特許庁

Therefore, a latch circuit is provided to which a data mask signal for the write data is input together with issuing of the WRITE command in performing the parallel test and which holds the data mask signal.例文帳に追加

そこで、パラレルテスト実施時のＷＲＩＴＥコマンド発行と共に書き込みデータに対するデータマスク信号を入力し、そのデータマスク信号を保持するラッチ回路を設ける。 - 特許庁

Additionally the test sequence is dynamically determined for the die of a set of parallel-tested ones in response to feedback from a sensor monitoring the die in order to meet various secondary effects.例文帳に追加

さらには、テストシーケンスは、様々な副次的効果に対処するためにダイをモニタするセンサによるフィードバックに応答して、並列にテストされるダイのセットのダイに対して、動的に決定される。 - 特許庁

As a defective memory cell MC can be replaced by the spare memory cell SMC, yield is improved, and as a plurality of memory chips 2-4 are tested in parallel, a test time may be short.例文帳に追加

パッケージング後でも不良メモリセルＭＣをスペアメモリセルＳＭＣで置換できるので歩留りが向上し、複数のメモリチップ２〜４を並列にテストするのでテスト時間が短くて済む。 - 特許庁

To provide a test method of a semiconductor integrated circuit capable of easily executing settings of control information for determining a voltage and pulse width in parallel with each other, and facilitating its modification.例文帳に追加

電圧やパルス幅などを決定する制御情報の設定を並列的に且つ容易に行うことができ、その手直しも容易な半導体集積回路のテスト方法を提供する。 - 特許庁

Setting part 31 to the immunochromatographic test piece is extended nearly diagonal from two rims 25a which is parallel to the moving direction of the antigen or the antibody at immunochromatographic test piece 10 inside the rims which forms observation window 25.例文帳に追加

免疫クロマト試験片当接部３１は、観測用ウィンドウ２５を形成する縁部のうちの免疫クロマト試験片１０における抗原又は抗体の移動方向に対して平行となる２つの縁部２５ａから免疫クロマト試験片１０に略直交するように延設される。 - 特許庁

Diodes D1, D2 are connected with rudder resistors R_6, R_7, through which a current flows toward a V6 terminal in the test, in parallel as bypass elements which feed a current running through the rudder resistors R_6, R_7 in the test to itself instead of the rudder resistors R_6, R_7.例文帳に追加

試験時にＶ６端子に向かって電流が流れるラダー抵抗Ｒ_６，Ｒ_７に並列に、当該ラダー抵抗Ｒ_６，Ｒ_７に上記試験時に流れる電流を当該ラダー抵抗Ｒ_６，Ｒ_７に代わって自身に流すことができるバイパス素子としてのダイオードＤ１，Ｄ２が接続されている。 - 特許庁

A start test program selection means 21 started from an input device 1 decides a test program able to be tested from information stored in a device mount information storage section 31, obtains scheduling information from a start information storage section 32 for parallel execution to generate start information.例文帳に追加

起動試験プログラム選択手段２１は、入力装置１から起動を受けると、装置実装情報記憶部３１の情報から起動可能な試験プログラムを決定し、起動情報記憶部３２から並列実行するためのスケジューリング情報を得て、起動情報を作成する。 - 特許庁

In the test pattern area 10, a plurality of unit test patterns 12, wherein ruled line patterns 14 corresponding to individual printing elements and having a fixed length in a relative moving direction are arrayed as parallel lines at different heights in the relative moving direction, are arrayed along the array direction of the printing elements.例文帳に追加

ここで、テストパターン領域１０は、個々の印刷素子に対応する罫線パターン１４であって、相対的な移動方向に一定長を有するものを、相対的な移動方向に段違いに配置した単位テストパターン１２が、印刷素子の配列方向に沿って複数個配列してなる。 - 特許庁

A test device 20 for performing test with respect to a semiconductor device 30 having a plurality of functional blocks 31 to 34 which are independently operated has a temperature detection part 22 for measuring the temperature of the semiconductor device and a switching part 21 for switching the number of the functional blocks performing test in parallel from a plurality of functional blocks based on the temperature detected by the temperature detection part.例文帳に追加

それぞれ独立して動作する複数の機能ブロック３１〜３４を有する半導体装置３０について試験を行う試験装置２０であって、半導体装置の温度を測定する温度検出部２２と、温度検出部が検出した温度に基づいて複数の機能ブロックのうち、並列に試験を行う前記機能ブロックの数を切り換える切換部２１と、を備える。 - 特許庁

Light L emitted from a light source 31 is reflected by a half mirror 35, converted into parallel light L_1 by a collimator lens 36, and then irradiated onto a convex surface 1a of a test lens 1 and transmitted therethrough.例文帳に追加

光源３１から出射した光Ｌをハーフミラー３５によって反射し、コリメータレンズ３６によって平行光Ｌ_1 に変換した後、被検レンズ１の凸面１ａに照射し、透過させる。 - 特許庁

To provide a power supply regeneration type charge/discharge test device which suppresses recovery losses in reverse directions of diodes which are connected to semiconductor switching elements of a chopper circuit in reversely parallel therewith, and electromagnetic noise accompanied by the recovery losses.例文帳に追加

チョッパ回路の半導体スイッチング素子に逆並列接続したダイオードの逆方向回復損失とそれに伴う電磁ノイズを抑制する電気回生式充放電試験装置を提供する。 - 特許庁

Hereafter, the memorized internal state is set as an initial value, and an RTL simulation executing part 250 executes RTL simulation in parallel at each verification period using a test pattern generated at each verification period.例文帳に追加

次に、記憶された内部状態を初期値とし、検証ピリオド毎に生成されたテストパタンを用いて、ＲＴＬシミュレーション実行部２５０がＲＴＬシミュレーションを検証ピリオド毎に並列に実行する。 - 特許庁

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁

To provide a rotation angle sensor which measures the rotation angle of an object under test, using a parallel magnetic field rotating with the rotation of a rotary shaft, thus reducing the number of components and simplifying the shape.例文帳に追加

回転軸の回転に伴って回転する平行磁界によって、測定対象物の回転角を測定することにより、部品点数が少なく、簡単な形状の回転角センサを提供する。 - 特許庁

To provide a storage type overhead contact line of a railroad line which is served for the on-track test by arranging an overhead contact line parallel to an overhead contact line of an existing railroad line, and capable of storing the overhead contact line.例文帳に追加

既設の鉄道線路の架線に並行して架線を配置して現車試験に供するとともに、その架線を格納することができる鉄道線路の格納式架線を提供する。 - 特許庁

An electrode plate 11 composed of the image carrier and an electrode plate 12 which is parallel thereto are arranged and a test pattern TN developed with toner is formed on the electrode plate 11 as the image carrier.例文帳に追加

像担持体で構成される電極板１１とこれに平行に電極板１２が配置され、像担持体である電極板１１の上にトナーで現像されたテストパターンＴＮが形成される。 - 特許庁