「parallel test」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide a semiconductor storage device in which generation of noise caused by current concentration is avoided by deviating activation start timing of a plurality of banks, reliability in a parallel test is improved and increase in the circuit area is prevented.例文帳に追加

複数バンクの活性化開始タイミングをずらすことで電流集中によるノイズの発生を回避し、パラレルテストの信頼性を向上し、回路面積の増大を回避する装置の半導体記憶提供。 - 特許庁

Two optical fibers 6, 7 are installed in parallel under the same environment, and the same test light is allowed to enter the optical fibers and B-OTDR measurement is performed, to thereby find Brillouin frequency shifts of each fiber 6, 7.例文帳に追加

２本の光ファイバ６，７を同じ環境下で並列に設置し、これらの光ファイバに同じ試験光を入射してＢ−ＯＴＤＲ測定を行い、各ファイバ６，７のブリルアン周波数シフトを求める。 - 特許庁

After a coil winding process (S101) for winding the coil of each phase to a stator core, an insulation test process between in-phase parallel conductors is performed (S104) via a coil-end forming process (S102) and a first lacing process (S103).例文帳に追加

固定子鉄心に各相のコイルを巻装するコイル巻装工程（Ｓ１０１）の後に、コイルエンド成形工程（Ｓ１０２）、第１レーシング工程（Ｓ１０３）を経て、同相並列導線間絶縁試験工程を行う（Ｓ１０４）。 - 特許庁

A multi-election circuits 320 and 330 activate more write digit lines WDL in parallel than in the case of normal data writing, by responding to the multi selection signals MSLa and MSLb when a disturbing test is carried out.例文帳に追加

マルチセレクション回路３２０，３３０は、ディスターブ試験時には、マルチセレクション信号ＭＳＬａ，ＭＳＬｂに応答して、通常のデータ書込時よりも多い本数のライトディジット線ＷＤＬを並列に活性化する。 - 特許庁

To generate an expected value required at the time of write-in test of byte mask for a memory in which a burst address in generated and in/from which parallel pattern data columns given externally to this burst address can be written and read out.例文帳に追加

メモリの内部でバーストアドレスを発生し、このバーストアドレスに外部から与えた並列パターンデータ列を書き込み、読み出すことができるメモリに対し、バイトマスク書き込み試験時に必要とする期待値を発生させる。 - 特許庁

Since the comparison circuit and the data register are controlled by the built-in CPU and trimmed in a self completion manner, trimming parallel to the plurality of LSIs is facilitated and a test time can be shortened as a whole.例文帳に追加

上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数のＬＳＩに対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる。 - 特許庁

Since trimming is executed in a self-contained manner by controlling the comparison circuit and the data register by the built-in CPU, parallel trimming to the plurality of semiconductor integrated circuits is facilitated, and the whole test time can be reduced.例文帳に追加

上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数の半導体集積回路に対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる。 - 特許庁

The process is made so that the information of a defective memory cell under previous testing condition is transcribed or transferred to the buffer memory from the fail memory while being in parallel with a write-in to a memory to be tested of a back pattern under the next test condition.例文帳に追加

先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。 - 特許庁

To shorten test time while maintaining the determination results of respective devices even in parallel determination performed with output signals from the plurality of devices input into the same pin.例文帳に追加

テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能な半導体試験装置を実現する。 - 特許庁

To provide a method of forming a semiconductor device, a concentration evaluation method, and a concentration evaluation apparatus which can measure an effective concentration profile of the measurement surface of a test piece, wherein the measurement surface and the backside have not parallel surfaces.例文帳に追加

測定面と裏面とが平行な面を持たない試料の測定面の実効濃度プロファイルを測定することができる半導体素子の形成方法、濃度評価方法、および濃度評価装置を提供する。 - 特許庁

The concrete test body is configured by covering the side face of a concrete cylinder with a flexible pipe, and the concrete cylinder has a perforated crack divided into two parts by a face approximately parallel with the rotational axis of the concrete cylinder.例文帳に追加

コンクリート円柱の側面が可撓性パイプで覆われてなるコンクリート試験体であって、前記コンクリート円柱が、その回転軸と略平行な面で２分割される貫通ひび割れを有することを特徴とするコンクリート試験体である。 - 特許庁

In this damage testing device, a tire support shaft 2 is mounted in the orthogonal direction on a support frame 1 erected vertically, and the test tire W is mounted detachably in parallel with the support frame 1 on the tire support shaft 2.例文帳に追加

損傷試験装置は、鉛直向きに立設された支持フレーム１に、タイヤ支持軸２が直交向きに取付けられ、このタイヤ支持軸２には前記支持フレーム１と平行に試験タイヤＷが着脱可能に取付けられている。 - 特許庁

Also, since the cutter blades arranged in parallel are movable and lockable at a predetermined position, the interval of the cutter blades is freely changed, and the test pieces are cut by the width of the fixed interval at all times correspondingly to a purpose.例文帳に追加

また、平行に配置されたカッター刃は可動式であり、所定の位置でロック可能とすることで、自由にカッター刃の間隔を変更することができ、目的に応じて常に一定間隔の幅で試験片を切り出すことが可能となる。 - 特許庁

The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.例文帳に追加

不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁

In the semiconductor tester for implementing the automatic calibration of a test execution section at a predetermined interval at which a stable measurement operation is ensured, the automatic calibration is implemented in parallel with overhead factors other than the automatic calibration.例文帳に追加

安定した測定動作を保証する所定の周期でテスト実行部の自動校正を行う半導体テスト装置において、前記自動校正を、自動校正以外のオーバーヘッド要因と並行に行うことを特徴とするもの。 - 特許庁

To provide an inexpensive measuring device that guides a plurality of light emissions (light emissions of a light emitting body) in a test space in parallel with a plurality of optical fibers, and measures all light emissions only by arranging fewer light receiving means.例文帳に追加

試験空間内での複数の発光（発光体の発光）を、複数の光ファイバで並行して導いた上で、少ない数の受光手段を配置するのみで全ての発光を測定でき、且つ、低コストで測定装置を提供する。 - 特許庁

In this case, an inspection controller 12 performs in parallel inspection of a threshold voltage of a built-in comparator relative to input I/F parts IF1, IF3, IF5-IFz unused in the functional test of the digital circuit block D1 as objects.例文帳に追加

このとき、検査用コントローラ１２が、デジタル回路ブロックＤ１のファンクショナル試験で使用されない入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚを対象として内蔵のコンパレータのしきい値電圧の検査を並行して行う。 - 特許庁

Next, an RTL simulation executing part 250 uses a test pattern generated so as to be used in each verification period with the internal state separately stored similarly in each verification period as an initial value executes RTL simulation in each verification period in parallel.例文帳に追加

次に、検証期間毎に分けて記憶された内部状態を初期値とし、同じく検証期間毎に用いられるよう生成されたテストパタンを用いて、RTLシミュレーション実行部250がRTLシミュレーションを検証期間毎に並列に実行する。 - 特許庁

To provide a JTAG test system which enables even a test data collection section such as a logic analyzer whose trace quantity is not so much to collect sufficient data, by converting serial data into parallel data, and is capable of shortening a final analysis time sharply, by performing a part of analysis of trace data in real time during the data collection.例文帳に追加

シリアルデータをパラレルデータに変換することによりトレース量がそれほど多くないロジックアナライザなどのテストデータ収集部でも十分なデータを収集できるようにするとともに、トレースデータの解析の一部をデータ収集中にリアルタイムで行うことにより、最終的な解析時間を大幅に短縮できるＪＴＡＧテストシステムを提供すること。 - 特許庁

In a coil performance test device 1 in an SMES, at least two or more of series circuits of test voltage generating units 7 each forming a parallel circuit of a semiconductor switching element 5 and a resistance 6 are connected to a series circuit of a power supply 3 for exciting an SMES coil 2 and a switch 4.例文帳に追加

ＳＭＥＳ用コイル性能評価試験装置１は、ＳＭＥＳコイル２を励磁するための電源装置３と開閉装置４とを直列に接続した直列回路に、半導体スイッチ素子５と抵抗６とを並列に接続して構成される試験電圧発生用ユニット７を少なくともニ以上直列に接続したことを特徴とする。 - 特許庁

To solve problems that a simultaneous write access to a number of memory cells connected in parallel in a data line direction, i.e. multiplex selection, is inhibited as a memory function, and in a memory array of the above constitution, a write access time is long and test time cannot be shortened.例文帳に追加

データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。 - 特許庁

To provide a semiconductor memory device capable of carrying out a parallel test which compares outputs of a plurality of data output lines in a short period of time, in the semiconductor memory device in which the data output lines such as MIO lines are commonly used by a plurality of BANKs.例文帳に追加

複数のＢＡＮＫでＭＩＯ線等のデータ出力線を共通化した半導体記憶装置において複数のデータ出力線の出力を比較するパラレルテストを短時間で行うことができる半導体記憶装置を提供する。 - 特許庁

To reduce the labor and time at the time of calibrating reference devices in respective sites without reducing precision in an IC test device capable of testing plural IC chips in parallel having the plural sites each including measurement units and measurement unit diagnostic reference devices.例文帳に追加

測定ユニットと測定ユニット診断用の基準器とをそれぞれ有するサイトを複数備え、複数のＩＣチップを並列して試験可能なＩＣ試験装置において、精度を下げずに、各サイトの基準器を校正する際の手間と時間とを削減する。 - 特許庁

To provide a data transmitter capable of mitigating restrictions imposed when converting parallel data into serial data and capable of reducing the number of signal lines more flexibly than before, and to provide a semiconductor test device provided with the data transmitter.例文帳に追加

パラレルデータをシリアルデータに変換する際に課される制約を緩和することができ、従来よりも柔軟に信号線の数を低減することができるデータ送信装置、及び当該データ送信装置を備える半導体試験装置を提供する。 - 特許庁

Moreover, because the breadth of one stocker are only few centimeters, even when a plurality of kinds of stockers are established in parallel to respond to a plurality of kinds of test tubes, there is an advantage that the entire breadth dimension can be reduced markedly, as compared with conventional techniques.例文帳に追加

また一つのストッカーの幅は僅か数センチメートルであり、多種類の試験管に対応すべく複数種類のストッカーを併設した場合でも全体としての幅寸法は従来技術に比較して格段に小さくできるという利点がある。 - 特許庁

The pattern data PTN of the output expected values corresponding to input signals IN1-INm are inputted in series from a test input terminal 9, converted into parallel data by a S/P converter 7, and fed to a first input side of a comparator 5.例文帳に追加

入力信号ＩＮ１〜ＩＮｍに対応した出力期待値のパターンデータＰＴＮが、試験入力端子９から直列に入力され、Ｓ／Ｐ変換器７で並列データに変換されて比較器５の第１の入力側に与えられる。 - 特許庁

The semiconductor memory device includes: memory blocks MB1 and MB2; a redundancy determining circuit 100 for entering in a parallel test mode in which both the memory blocks MB1 and MB2 are simultaneously accessed; and a verifying circuit 22 for verifying data read from the memory blocks MB1 and MB2.例文帳に追加

メモリブロックＭＢ１，ＭＢ２と、メモリブロックＭＢ１，ＭＢ２の両方に同時にアクセスするパラレルテストモードにエントリ可能な冗長判定回路１００と、メモリブロックＭＢ１，ＭＢ２から読み出されたデータを検証する検証回路２２とを備える。 - 特許庁

The measuring circuit comprises a pull-down circuit 4 and a pull-up circuit 5 used in a test mode when flash measured to test measure in parallel a flash of each pad 3 as an object to a pellet 1 of a wafer state to eliminate an external level input by fixing an internal input level to a predetermined value, and opens a flash measurement eliminating pad group 30 of the each pad 3.例文帳に追加

この測定回路は、ウエハ状態のペレット１に対し、各パッド３のフラッシュ部を成すものを対象に並列にテスト測定するフラッシュ測定時にテストモードで用いられ、内部での入力レベルを所定値に固定して外部からのレベル入力を不要にするプルダウン回路４及びプルアップ回路５を具備して各パッド３のフラッシュ測定不要パッド群３０をオープンにする。 - 特許庁

The inspection method of the semiconductor integrated circuit includes: a stress test of applying a stress voltage to dummy wiring LD provided so as to run in parallel with signal wiring L3 and L4 inside the semiconductor integrated circuit; and a test process of determining the quality of the semiconductor integrated circuit by measuring a leakage current between the signal wiring L3 and L4 and the dummy wiring LD.例文帳に追加

本発明の半導体集積回路の検査方法では、半導体集積回路内の信号配線Ｌ３・Ｌ４に並走するように設けられたダミー配線ＬＤにストレス電圧を印加するストレス試験と、信号配線Ｌ３・Ｌ４とダミー配線ＬＤとの間のリーク電流を測定することにより半導体集積回路の良否を判定するテスト工程とを含む。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

An output current Io can be adjusted by bringing the tips of test probes 11, 12, 13 and 14 into contact with contact pads 61, 62, 63 and 64 and selectively shorting Zener diodes 51, 52 and 53, which are connected to resistors 41, 42 and 43 in parallel.例文帳に追加

抵抗４１，４２，４３にそれぞれ並列に接続されるツェナーダイオード５１，５２，５３を、接触バッド６１，６２，６３，６４にテストプローブ１１，１２，１３，１４の針先を接触させて、選択的に短絡させることによって、出力電流Ｉｏの調整を行うことができる。 - 特許庁

The serial data TMcodeSD are inputted to a serial-parallel converter circuit 26 adjacent to test code latch circuits 23A,..., 23F distributively arranged on a semiconductor chip via a very long single serial data line 27 extending from the end to the other end of the semiconductor chip.例文帳に追加

シリアルデータＴＭｃｏｄｅＳＤは、半導体チップの端から端まで延びる非常に長い１本のシリアルデータ線２７を経由して、半導体チップ上に分散配置されたテストコードラッチ回路２３Ａ，・・・２３Ｆに近接するシリアル・パラレル変換回路２６に入力される。 - 特許庁

Though the readjustment is conventionally performed by using a test weight without considering how the characteristics A0 its early stages of installation changes with time, this invention looks upon the present characteristics A1 as one obtained by moving the characteristics A0 in parallel.例文帳に追加

設置初期時点の特性Ａ０が経年変化によりどのように変化するかを考察することなく従来はテストウェイトを用いて再調整作業を行っていたが、本発明では現在時点の特性Ａ１は特性Ａ０を平行移動したものであると見做している。 - 特許庁

A line segment that passes through a coordinate provided with a value of the presumed percentage of additives of plaster used for a preliminary test and a value of the strength of preliminary improved soil, is generated in parallel with either a graph a or a graph b with a shorter minimal distance with the coordinate.例文帳に追加

予備試験に用いた石膏の推定添加割合の値、及び予備改良土壌の強度の値を有する座標とグラフａとの最短距離と、当該座標とグラフｂとの最短距離とを比較し、より短い距離のグラフａ又はｂに平行で、当該座標を通る線分を生成する。 - 特許庁

A plurality of external electrodes 11c, 11m are provided in parallel along the two sides opposing with each other of a region 300 corresponding to the circuit board to be manufactured, and test electrodes connected to the external electrodes are formed via the extending conductors 13a, 13b extended to the external side of the region 300 from the external electrode.例文帳に追加

製造すべき回路基板に対応する領域３００の対向する２辺に沿って複数の外部電極１１ｃ，１１ｍを並設し、その外部電極から領域３００の外へ延設した延設導体１３ａ，１３ｂを介して外部電極と接続したテスト電極を形成する。 - 特許庁

To enable respective point states in the whole plane to be acquired simultaneously in parallel without allowing any time lag to occur, in order to carry out a rapid test without the need for any additional step of tagging a specimen with a molecule, in an imaging process to measure the specimen such as a biological material or the like.例文帳に追加

生体物質等の検体の測定のためのイメージングの際に、面全体の各点の状態をタイムラグを生じさせずに同時並行で取得することを可能とし、検体への分子タグ付けのための付加的なステップを不要として速やかな検査を可能とする。 - 特許庁

A collection of data processing algorithm is suitably used instead of a high pass filter stage of the eddy current inspection system, and is simultaneously used for providing required data for an optimized system for inspecting test pieces on whether to be a slender defect of traveling in parallel to the scanning axis.例文帳に追加

渦電流検査システムの高域通過フィルタ段の代わりに用いるのに適し、また、走査軸に平行に走る細長い欠陥がないか試験片を検査するために最適化されたシステムに必要なものを提供する同時に用いられるデータ処理アルゴリズムの集合体。 - 特許庁

Also, at the time of image packet distribution, by combining successive broadcasting and parallel broadcasting and performing transmission after simulating the completion time of distribution to two or more client terminals by a test packet, the completion time of the distribution to all the client terminals is minimized and the quality of the movement of moving images is secured.例文帳に追加

また、画像パケット配信にあたって、順次同報と並列同報を組合せ、テストパケットにより複数クライアント端末への配信完了時間をシミュレーションした上で送信することにより、全クライアント端末への配信完了時間を極小におさえ、動画の動きの品質を確保する。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

The final-stage selector inputs a bit output one stage before, the final-stage corresponding bit signal of parallel data from a serial output buffer resistor 4, and the first-stage bit output of a serial input shift resistor 2, and selects the output of the first-stage bit output of the serial input shift resistor 2 in conformation to a test signal.例文帳に追加

終段セレクタは、１段前のビット出力と、シリアル出力バッファレジスタ４からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ２の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ２の初段ビットの出力を選択する。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

A burn-in test of first to sixth step in which voltage application time are equal is performed for a semiconductor memory constituted so that a pair of bit lines having twist structure in which bit lines cross each other and a pair of bit lines having non-twist structure in which bit lines are in parallel each other.例文帳に追加

ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。 - 特許庁

Switching arms for a small current and a large current are provided in parallel between the positive and negative terminals of a DC power source, and one end of the test specimen is connected via reactor to the series junction between switching elements constituting the arm, and the other end is connected to one end of a voltage accumulating circuit.例文帳に追加

直流電源の正，負端子間に小電流用と，大電流用のスイッチングアームを並列に設け，該アームを構成するスイッチング素子の直列接続点にリアクトルを介して被試験体の一端を接続し，他端を電圧蓄積回路の一端に接続する。 - 特許庁

To shorten the time required for outputting the leading data of serial data in a semiconductor device in which other data (e.g. test data) is outputted to the outside through a data output circuit in which parallel data outputted from an internal circuit (e.g. memory cell region) is converted to serial data.例文帳に追加

内部回路（例えば、メモリセル領域）から出力されるパラレル・データをシリアル・データに変換して外部に出力するデータ出力回路を介して他のデータ（例えば、テスト・データ）を外部に出力する半導体装置に関し、シリアル・データの先頭のデータが出力されるまでの時間を短くする。 - 特許庁

Meanwhile, if the size width (a) of the transfer paper 100 is not more than the predetermined size width L2 (value obtained by subtracting the width L1 of the detection pattern forming area from the width L of the conveying belt), the test pattern for detection is formed in parallel with an image to be formed on the transfer paper 100 in a main scanning line direction.例文帳に追加

一方、転写紙１００のサイズ幅ａが、所定サイズ幅Ｌ２（搬送ベルト幅Ｌから検知用パターン形成領域幅Ｌ１を減算した値）以下の場合は、転写紙１００に形成する画像と主走査線方向並列に検知用テストパターンを形成する。 - 特許庁