「shared memory system」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The computer system has two CPU, namely a CPU (A) 1 and a CPU (B) 2, and is provided with the shared memory 3 in order to transfer the data between the two CPU.例文帳に追加

このコンピュータシステムは、ＣＰＵ（Ａ）１およびＣＰＵ（Ｂ）２の２つのＣＰＵを有しており、この２つのＣＰＵの間でデータをやり取りするために、共有メモリ３を設けている。 - 特許庁

In one embodiment, the method includes detecting and communicating thermal indicia data of one or more of the devices in the shared bus system to a memory controller device.例文帳に追加

一実施形態で、本発明の方法に、共用バス・システム内のデバイスのうちの１つまたは複数の熱徴候データを検出し、メモリ・コントローラ・デバイスに通信することが含まれる。 - 特許庁

This directory is a divided non-dense directory for a distributed shared memory multi-processor system in which plural nodes are provided, and each node includes plural processors, and each processor has a related cache.例文帳に追加

多数のノードを伴い、各ノードが複数のプロセッサを含み、各プロセッサが関連キャッシュを有する、分散共有メモリ・マルチプロセッサ・システムのための分割疎ディレクトリを提供する。 - 特許庁

POSIX.1-2001 says that the group ownership of a newly created shared memory object is set to either the calling process's effective group ID or "a system default group ID". 例文帳に追加

POSIX.1-2001.POSIX.1-2001 には、新規に作成される共有メモリオブジェクトのグループ所有権は、呼び出し元プロセスの実効グループ ID か 「システムのデフォルトのグループ ID」のどちらかに設定される、と書かれている。 - JM

In a packet data communication system, a dynamically reserved shared memory is accessed to write and read data when packet data is communicated between processes by using sockets.例文帳に追加

ソケットを用いてプロセス間でパケットデータ通信を行うのにあたり、データの書込み読み出しを、動的に確保した共有メモリをアクセスにより行うことを特徴とするパケットデータ通信方式。 - 特許庁

To guarantee the consistency of cache data based on a directory system in simple configuration without lowering the performance of a multiprocessor system concerning the system in which plural processors and a shared memory are mutually coupled and the respective processors locally have cache memories.例文帳に追加

本発明は、複数のプロセッサと共有メモリが相互に結合され、各々のプロセッサがキャッシュメモリをローカルに持つマルチプロセッサシステムにおいて、ディレクトリ方式によるキャッシュデータの一貫性を、システムのパフォーマンスを下げることなく、簡易な構成で保証する。 - 特許庁

A program writing device 5 when powered on uses the transfer program 20 to sets an address of a flash memory to write destination addresses 23 of virtual shared memories 41 to 43 according to connection device information of a network and flash memory information 18 of connected devices, and transfers download information including the system program in memory blocks of the virtual shared memories 41 to 43 to a data area 34.例文帳に追加

プログラム書込み装置５は、電源を投入することにより、転送プログラム２０を使用して、ネットワークの接続機器情報および接続機器のフラッシュメモリマップ情報１８に従って、仮想共有メモリ４_1〜４_3の書込み先アドレス２３にフラッシュメモリのアドレスをセットし、データエリア３４にシステムプログラムを含むダウンロード情報を仮想共有メモリ４_1〜４_3の各メモリブロックに転送する。 - 特許庁

This semiconductor system comprises a shared memory, the plurality of process circuits respectively specifying storage capacity, using the shared memory and simultaneously operating a specific combination according to the operation mode, and an address circuit allocating the address ranges of the storage capacity specified by the processing circuits usably to the process circuits.例文帳に追加

本発明の半導体システムは、共有メモリと、それぞれ記憶容量を指定して前記共有メモリを用い、動作モードに応じた特定の組み合わせが同時に動作する複数の処理回路と、前記処理回路によって指定された前記記憶容量分のアドレス範囲を前記処理回路に使用可能に割り当てるアドレス回路とを備えたものとして構成される。 - 特許庁

The node 10 comprises shared memory 51 storing system information which includes process information about each process 31 executed in each node 10, in the state of being accessible from each process 31 of own node 10.例文帳に追加

ノード１０は、各ノード１０で実行される各プロセス３１に係るプロセス情報を含むシステム情報を自ノード１０の各プロセス３１からアクセス可能な状態で記憶する共有メモリ５１を備える。 - 特許庁

The system then decodes the received shared key encrypted program to generate a plaintext program, further re-encrypts the plaintext program with the unique key and stores it as a new unique key encrypted program in an external memory.例文帳に追加

そして、受信した共有鍵暗号化プログラムを復号して平文プログラムを生成し、さらに、平文プログラムを固有鍵で再暗号化し、新たな固有鍵暗号化プログラムとして外部メモリに格納する。 - 特許庁

To allow quick system development reusing efficiently design assets in the past, by providing a memory unit capable of executing data transfer from a processing means to a shared memory by a divided manner of a plurality of times, without applying design change for the processing means.例文帳に追加

処理手段から共有メモリへのデータ転送を、処理手段に設計変更を加えずに複数回に分割して実行することが可能なメモリ装置を提供することにより、過去の設計資産を効率的に再利用した早期のシステム開発を可能とする。 - 特許庁

The information showing the respective load states of the plurality of remote copying ports in the storage device system is stored in a shared memory in the storage device system, and the storage device system makes a remote copying port having the smaller load execute the remote copying processing in reference to this information.例文帳に追加

記憶装置システム内の複数のリモートコピー用ポート各々についての負荷状況を示す情報を、記憶装置システム内の共有メモリ内に格納しておき、記憶装置システムはこの情報を参照して負荷の小さいリモートコピー用ポートにリモートコピー処理を実行させる。 - 特許庁

In a system in which a single memory area 21 is shared by plural processing components, a means for detecting what processing component destructs the memory area 21 by stopping the system at a moment when unauthorized overwriting is generated, when an operation becomes illicit because the memory area 21 in use by a certain processing component is overwritten illicitly and destructed by another processing component is provided.例文帳に追加

単一のメモリ領域２１を複数の処理コンポーネントが共有するようなシステムにおいて、ある処理コンポーネントが使用中のメモリ領域２１を別の処理コンポーネントが不正に上書きし破壊して動作不正になった場合に、不正な上書きが発生した瞬間にシステムを停止させて、どの処理コンポーネントがメモリ領域２１を破壊したかを検出するための手段を有する。 - 特許庁

This multiprocessor system 100 equipped with a memory 4 shared by a plurality of processors 10 to 13 is provided with an access authority information storage means 21 for holding information relating to the access authority of each processor for predetermined regions 40 to 43 of the memory 4 and a memory management means 20 for managing access to the memory 4 by each processor based on information relating to access authority.例文帳に追加

複数のプロセッサ１０〜１３が共有するメモリ４を備えるマルチプロセッサシステム１００は、メモリ４の所定領域４０〜４３に対する各プロセッサのアクセス権限に関する情報を保持するアクセス権限情報保持手段２１とアクセス権限に関する情報に基づいて各プロセッサによるメモリ４へのアクセスを管理するメモリ管理手段２０とを備える。 - 特許庁

To reduce the memory size of a configuration definition table by use of shared firmware in models different in scale in a system for forming a configuration definition table to be used for accessing a physical disk according to a host I/O request.例文帳に追加

ホストＩ／Ｏ要求に応じて、物理デイスクをアクセスするのに使用する構成定義テーブルを作成するシステムにおいて、規模の異なるモデルで、共通のファームを使用しても、構成定義テーブルのメモリサイズを削減する。 - 特許庁

A retry for confirming that the area to be accessed of a shared memory 102 to be accessed through a system bus 103 is exclusively released, is repeated with a value calculated by a retry interval calculating means 11.例文帳に追加

システムバス１０３を介してアクセスしようとしている共有メモリ１０２のアクセス対象領域が排他解放されるのを確認するリトライを、リトライ間隔計算手段１１１で算出された値で繰り返す。 - 特許庁

To use various memories connected to each internal bus while each CPU accesses a shared memory in a multi-CPU system, and to eliminate the need for each CPU itself to perform bus arbitration.例文帳に追加

マルチＣＰＵシステムにおいて、各ＣＰＵが、共有メモリにアクセス中でも、それぞれの内部バスに接続されている各種メモリの使用を可能として、また、各ＣＰＵ自体はバス調停を行う必要性をなくす。 - 特許庁

A method for solving the address competition and access priority ordering to resources in a shared memory system comprises the dynamic generation of a list where requests to the individual resources to be contested are put in correct order.例文帳に追加

共用メモリ・システム内のアドレス競合および資源へのアクセスの優先順位付けを解決するための方法は、争奪される各資源に対する要求の順序付けられたリストを動的に作成することを含む。 - 特許庁

To provide a bus controller capable of improving the performance of the entire system by shortening the standby time of access between an external device such as a CPU and a local memory without the need of a plurality of shared memories, and to provide an information processing system using it.例文帳に追加

複数の共有メモリを必要とせずに、ＣＰＵ等の外部装置とローカルメモリとの間のアクセスの待機時間を短くして、システム全体のパフォーマンスを向上させ得るバス制御装置、及びこれを用いた情報処理システムを提供することにある。 - 特許庁

A signal (data) supplied from an external device via the CPU of each processor system, or an external bus is once supplied to the local bridge of the processor system; and it is decided, inside the local bridge, whether the signal (data) is made to access to local memories 3-1,..., 3-n on a shared memory 5.例文帳に追加

この各プロセッサシステム毎のＣＰＵもしくはExternal busを介して外部装置から供給される信号（データ）は、そのローカルブリッジに一旦供給され、その内部にて、ローカルメモリ３−１，…，３−ｎに対するアクセスか、共有メモリ５に対するアクセスかを判定される。 - 特許庁

This memory control IC 10 judges to which of the ROM 30 and RAM 40 an access is made on the basis of a system address received from a CPU 30, generates the address to access and outputs it to the shared address bus 50.例文帳に追加

メモリ制御用ＩＣ１０は、ＣＰＵ２０から受け付けるシステムアドレスに基づいて、ＲＯＭ３０およびＲＡＭ４０のいずれにアクセスするかを判断し、アクセスすべきアドレスを生成して共通アドレスバス５０に出力する。 - 特許庁

Read/write of data can be performed from each of all controllers, namely, a controller (1) 11, a controller (2) 13 in the same unit to a shared memory 16 of an I/O input and output device (A) 15 via a system bus 2.例文帳に追加

同一ユニット内のすべてのコントローラ、すなわちコントローラ（１）１１、コントローラ（２）１３からそれぞれＩ／Ｏ入出力装置（Ａ）１５の共有メモリ１６に対してシステムバス２経由でデータの書き込み・読み出しをすることができる。 - 特許庁

An inter-node interleave control part is provided in the distributed shared memory unit composing the system by the plurality nodes having one or more processors and main memories, and interleaves are carried out between the main memories of each node.例文帳に追加

一以上のプロセッサと主記憶装置を有する複数個のノードでシステムを構成する分散共有メモリ装置に、ノード間インタリーブ制御部を備え、各ノードの主記憶装置間でインタリーブを行う分散共有メモリ装置とする。 - 特許庁

To provide a multiprocessor system which prevents calling losses at the time of recovery, simplifies a recovery process and increases the speed of recovery in the event of failure when a plurality of processes access a shared memory, and which provides system reliability, and flexibility derived from a buffer given a large working capacity.例文帳に追加

マルチプロセッサシステムにおいて、複数のプロセッサが共有メモリにアクセスしているときの障害発生時に、リカバリ時の呼損の防止，リカバリ処理の簡素化，復旧の高速化，システムの信頼性および大きな作業容量を割り当てられたバッファによる柔軟性を有するマルチプロセッサシステムを提供する。 - 特許庁

A network system comprises: a communication portion for exchanges of data with other control apparatuses; a link memory 15 for storing data shared through the network; an indirect reference table 16 for storing logical names and pointers used to access data stored in the link memory; and a database 17 of variables in which logical names are associated with memory addresses in the indirect reference table storing the pointers of the logical names.例文帳に追加

他の制御装置との間でデータ交換をする通信部と、ネットワークを介して共有するデータを格納するリンクメモリ１５と、論理名とリンクメモリに格納されたデータをアクセスするためのポインタを格納する間接参照テーブル１６と、論理名と、その論理名についてのポインタが格納された間接参照テーブル内のメモリアドレスを対応付けた変数データベース１７とを有する。 - 特許庁

Inter-processor communication is used as penalty, and the result of the combination of the processor and task for avoiding penalty most is adopted so that it is possible to realize the consistency of the whole system between the data cache and the shared memory while using the most efficient processing procedures.例文帳に追加

プロセッサ間での通信をペナルティとして、最もペナルティを避けたプロセッサとタスクの組み合わせの結果を採用することで、最も効率の良い処理手順を使いつつ、データキャッシュ−共有メモリ間のシステム全体の整合性をとる。 - 特許庁

Inter-processor communication is used as penalty, and the result of the combination of the processor and the task for preventing penalty most is adopted so that it is possible to realize the consistency of the whole system between the data cache and the shared memory while using the most efficient processing procedure.例文帳に追加

プロセッサ間での通信をペナルティとして、最もペナルティを避けたプロセッサとタスクの組合せの結果を採用することで、最も効率の良い処理手順を使いつつ、データキャッシュ−共有メモリ間のシステム全体の整合性をとる。 - 特許庁

In a part of the disks, a file system 172 which the file server shares with is constructed; and in the shared memory, a log storing domain which maintains the change logs of the file system and a management file-server information storing domain, which maintains information relating the management file-server which performs exclusive control of the file system and management of the log storing domain are constructed.例文帳に追加

ディスクの一部には、ファイルサーバが共有するファイルシステム１７２が構築され、前記共有メモリには、前記ファイルシステムの変更ログを保持するログ格納領域と、前記ファイルシステムの排他制御及びログ格納領域の管理を行う管理用のファイルサーバに関連する情報を保持する管理ファイルサーバ情報格納領域とが構築されている。 - 特許庁

To provide a system and method for speeding up data write processing to an IC tag which includes a limit in computing capability and memory capacity while suppressing a repair frequency of business application accompanying a specification change of the IC tag and an update frequency of information shared between the business applications.例文帳に追加

ＩＣタグの仕様変更に伴う業務アプリケーションの改修頻度や，業務アプリケーション間で共有する情報の更新頻度を抑えながら，計算能力やメモリ容量に制限のあるＩＣタグに対して，データ書込処理を高速化すること。 - 特許庁

To provide a disk array system capable of making a plurality of disk array controllers possible to be operated as one disk array controller, suppressing lowering of performance due to a copy processing of a shared memory part among the plurality of disk array controllers and presenting the performance in proportion to the number of controllers.例文帳に追加

複数台のディスクアレイ制御装置を１つのディスクアレイ制御装置として運用できるようにし、複数のディスクアレイ制御装置間での共有メモリ部のコピー処理による性能低下を抑え，台数に比例した性能を出せるディスクアレイシステムを提供する。 - 特許庁

Among three storage areas 21-23 which are in memory 20 statically shared by the three systems and are separately assigned to the three systems, a storage area assigned to the system in an abnormal state which is identified based on the reset request signal is to be reset.例文帳に追加

そして、３つのシステムで静的に共有されるメモリ２０は、３つのシステムのそれぞれに割り当てられた３つの記憶領域２１〜２３のうち、リセット要求信号に基づき識別される異常状態のシステムに割り当てられた記憶領域がリセットされる。 - 特許庁

This invention, in general, refers to a shared memory multiprocessor system of IBM ESA/390 or RS/6000 system, or the like, and in particular refers to the method and the system that share, among a plurality of CPUs, the translation lookaside buffer(TLB2) of second level to improve the performance and reduce a chip area necessary for buffering the result of virtual/absolute address translation.例文帳に追加

本発明は一般に、ＩＢＭ ＥＳＡ／３９０やＲＳ／６０００システムなどの、共用メモリ・マルチプロセッサ・システムに関し、特に、複数のＣＰＵの間で、第２レベルの変換索引バッファ（ＴＬＢ２）を共用することにより性能を向上し、仮想／絶対アドレス変換の結果をバッファリングするために必要とされるチップ面積を低減する方法及びシステムに関する。 - 特許庁

In the information sharing system between nodes, in which a plurality of nodes 10 to 14 form a node group connected in a row via a network with the node 10 as the head node, each node is provided with a head node reference area, a next node reference area, and a distributed shared memory.例文帳に追加

ノード１０を先頭ノードとして複数のノード１０〜１４がネットワークを介して一列に接続されたノード集団を形成するノード間情報共有システムにおいて、各ノードは、先頭ノード参照領域と、次ノード参照領域と、分散共有メモリを備える。 - 特許庁

To provide an alarm collection device, alarm collection system, alarm collection method and alarm collection program, capable of reducing shared information to be handled by each means and more completely collecting them when reading and collecting alarm information reported by report-side means from a memory with an instruction of collection-side means.例文帳に追加

報告側の手段によって報告されるアラーム情報を収集側の手段の指示でメモリから読み出して収集する際に、各手段の取り扱う共有情報を少なくし、より確実な収集が可能なアラーム収集装置、システム、方法およびプログラムを得ること。 - 特許庁

The reading process of a log is started by a PC client (a step S1), and when a first process and a second process are started on a multi-task system (a step S3), the first process and the second process simultaneously transfer communication contents to a shared memory at the time of performing communication through an IPC I/F (a step S4).例文帳に追加

ＰＣクライアントによってログの読み出しプロセスを起動し（ステップＳ１）、マルチタスクシステム上で第１プロセスと第２プロセスが起動されると（ステップＳ３）、第１プロセスと第２プロセスはＩＰＣ Ｉ／Ｆを介して通信をする際に、同時に通信内容を共有メモリに転送する（ステップＳ４）。 - 特許庁

To provide a system and a method for inter-CPU communication for dispensing with simultaneous start of two CPUs, for reducing power consumption, for transferring shared data between the two CPUs by using an inexpensive memory and for reducing costs of a cellular telephone when the shared data is transferred between the two CPUs.例文帳に追加

本発明は、２つのＣＰＵ間で共有データの受け渡しを行う場合に、２つのＣＰＵを同時に起動する必要がなく、消費電流を削減できると共に、安価な汎用メモリの使用して２つのＣＰＵ間で共有データの受け渡しを行うことができ、携帯電話機の値段を安価にすることができるＣＰＵ間通信システムおよびＣＰＵ間通信方法を提供することを課題とする。 - 特許庁

The multiprocessor system includes: a plurality of CPUs 11-14; the plurality of cache memories 21-24 provided correspondingly to the plurality of CPUs 11-14; a snoop control part 30 maintaining cache coherency between the plurality of cache memories; and a shared memory 50 allocated with a space 52 not taking the cache coherency between the cache memories.例文帳に追加

本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。 - 特許庁

When it is determined that abnormality occurs in any motherboard, a switch control part of the shared memory system 1 selects an access permission pattern in which a state NO corresponds to "15" among access permission patterns stored in a switch state table and holds the selected pattern and turns off all switches on the basis of the access permission pattern.例文帳に追加

何れかのマザーボードで異常が発生したと判定された場合に、共有メモリシステム１のスイッチ制御部は、スイッチ状態テーブルに格納されているアクセス許可パターンのうち、状態ＮＯが“１５”に対応するアクセス許可パターンを選択して保持するとともに、当該アクセス許可パターンに基づいて全てのスイッチをＯＦＦに切り替える。 - 特許庁

Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.例文帳に追加

マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁

In this monitoring network system, a management control part 12 of a monitoring host 1A of active-system monitoring equipment performs difference processing of data collected by a data collection part processing part 11 with a shared memory 1M, and transfers them to a management control part 12 of a standby-system monitoring host 1B via an internal LAN 14.例文帳に追加

現用系の監視設備の監視ホスト１Ａの管理制御部１２は、データ収集部処理部１１が収集したデータを共有メモリ１Ｍとの間で差分処理を行い内部ＬＡＮ１４を介して待機系の監視ホスト１Ｂの管理制御部１２へ転送し、監視ホスト１Ｂの管理制御部１２は、監視制御網ＮＷを介して予備系の監視設備の待機系の監視ホスト２Ｂの管理制御部１２へ転送し、系間処理が行われる。 - 特許庁

To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.例文帳に追加

複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁

A storage system comprises a first processing part (main CPU) comprising as execution objects a first input/output control part and a configuration management part, a second processing part (sub CPU) comprising as execution objects a second input/output control part and a high priority control part having higher execution priority, and a shared memory having the configuration table storing configuration information.例文帳に追加

ストレージシステムは、第１入出力制御部と構成管理部と実行対象として備えた第１処理部（メインＣＰＵ）と、第２入出力制御部とこれより実行優先度の高い高優先度制御部とを実行対象として備えた第２処理部（サブＣＰＵ）と、構成情報を格納した構成テーブルを配置した共用メモリとを備える。 - 特許庁

The print control system comprises resources including a plurality of host computers 1, and a plurality of printing device 2, both of which are connected with a high-speed line 3, wherein accessible memory devices in the resources are shared according to need, a printing calculation process for the printing operation is separated into prescribed units to distribute the process by the resources.例文帳に追加

複数のホストコンピュータ１と複数の印刷装置２とからなる資源が高速回線３で接続された印刷制御システムにおいて、前記資源が持つ記憶装置群を利用可能な数だけ必要に応じて共有使用し、印刷処理を行なう際に印刷計算処理を所定の単位毎に分割し、前記資源毎に適切に処理を分散させる。 - 特許庁

In an ASIC which incorporates a MAC 1 as a network interface and a DMA controller 5 and has a function for accessing a memory 10 shared with a system through the DMA controller 5, a function is included which extracts a source address in the frame if the received frame is a status request frame, or outputs a request signal to a corresponding circuit block if a hardware reply is required.例文帳に追加

ネットワークインターフェースとしてＭＡ１とＤＭＡコントローラ５を内蔵し、ＤＭＡコントローラ５を介しシステム共有のメモリ１０にアクセスする機能を有するＡＳＩＣにおいて、受け取ったフレームがステータス要求であった場合にフレーム内の送信元アドレスを抽出し、ハードウェア応答が必要な場合には該当回路ブロックに要求信号を出力する機能を有する。 - 特許庁