du dとは 意味・読み方・使い方

In the A/D converting circuit 1, a two-input delay unit DU which inputs the output of a precedent-stage delay unit DU or an input pulse Pin applied directly from outside in every fixed cycle is inserted as a delay unit DU constituting a pulse delay circuit 10, and the input pulse Pin can be input from the position where the two-input delay unit DU is inserted.例文帳に追加

Ａ／Ｄ変換回路１では、パルス遅延回路１０を構成する遅延ユニットＤＵとして、一定間隔毎に、前段の遅延ユニットＤＵの出力又は外部から直接印加される入力パルスＰｉｎを入力とする二入力の遅延ユニットＤＵが挿入されており、この二入力の遅延ユニットＤＵが挿入された位置から入力パルスＰｉｎを入力することができるようにされている。 - 特許庁

Each receiving element 21 finds a DU ratio regarding a sum of k pieces of largest received power as D, and a sum of other power as U.例文帳に追加

それぞれの受信素子２１において、受信電力の大きい方からｋ個の和をＤとし、他の和をＵとしてＤＵ比を求める。 - 特許庁

The high pressure bag 11 extends from a side portion of a shoulder blade Du of the occupant D to a side portion of a hip D1.例文帳に追加

高圧バッグ１１は乗員Ｄの肩甲骨Ｄｕの側方部位から腰部Ｄｌの側方部位まで延びている。 - 特許庁

In the pulse delayed type A/D conversion circuit, a pulse delay circuit 10 is configured using a transistor with a low threshold voltage Vth1 and a delay unit DU constituting the pulse delay circuit 10 is operated fast, thereby achieving high-resolution and high-speed A/D conversion.例文帳に追加

パルス遅延型のＡ／Ｄ変換回路において、パルス遅延回路１０を、低閾値電圧Ｖth1 のトランジスタを用いて構成し、パルス遅延回路１０を構成する遅延ユニットＤＵを高速動作させることにより、高分解能で高速なＡ／Ｄ変換を実現する。 - 特許庁

At least two gate areas (G1, G2) extending between the source area (S) and the drain area (D) are superposed and arranged in the thickness direction of the substrate(SUB), and at least the two gate areas (G1, G2) are mutually electrically coupled by a penetrating contact member DU.例文帳に追加

それぞれソース領域（Ｓ）とドレイン領域（Ｄ）との間に延びる少なくとも２つのゲート領域（Ｇ１，Ｇ２）を、基板（ＳＵＢ）の厚さ方向へ重畳配置し、少なくとも２つのゲート領域（Ｇ１，Ｇ２）を貫通接触部材ＤＵによって互いに電気的に結合する。 - 特許庁

When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.例文帳に追加

このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁

An A-D conversion circuit 3 comprises an OR circuit 35 which supplies either an output (cyclic clock) of a delay unit DU on a final stage constituting a ring delay circuit 30 or a test clock CKT supplied from the outside to a counter 36 as an operating clock, and is configured to operate the counter 36 according to the test clock CKT without depending upon the ring delay circuit 30.例文帳に追加

Ａ／Ｄ変換回路３は、リング遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）、又は外部から供給されるテストクロックＣＫＴのいずれかを、動作クロックとしてカウンタ３６に供給する論理和回路３５を備え、カウンタ３６を、テストクロックＣＫＴによってリング遅延回路３０に依存することなく動作できるように構成される。 - 特許庁