「状態レジスタ」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

レジスタ設定データが“０”のとき、第１、第２ラッチ回路１１，１２の出力信号はともに“０”となり、リセットされるまで、ライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。例文帳に追加

When register setting data is "0", the output signals of the first and second latch circuits 11 and 12 become "0", and a system becomes an erroneous writing preventing state where the write signal is prevented from being outputted to the memory until it is reset. - 特許庁

これより基準クロック信号１が停止しスタンバイ状態に入ったと判別されるとＶＣＯ６の発振が停止するため、システムの内部の周期回路を構成しているすべてのレジスタにおける消費電力の低減が可能となる。例文帳に追加

This allows oscillation of the VCO 6 to terminate when the reference clock signal 1 is decided to be in a stand-by state, which enables to lower power consumption of all registers constituting cyclic circuit inside the system. - 特許庁

ロックダウン制御情報ＤＱ２＃がロック情報ＤＱ０＃の書き換え許可状態を示す場合には、ブロック選択信号Ｓ＃に応じてロックレジスタ１１が活性化され書き換え可能となる。例文帳に追加

When the lockdown control information DQ2# indicates a state wherein the lock information DQ0# is allowed to be rewritten, the lock register 11 is activated and rewriting is allowed according to a block selection signal S#. - 特許庁

駆動回路１０２は、シフトレジスタ１００の出力信号が活性状態であるときに、駆動クロック信号φＧによって、ゲート線の選択状態に対応する電圧ＶＧＨが周期的に供給されるノード１１０をゲート線ＧＬと接続する。例文帳に追加

The drive circuit 102 connects a node 110 in which a voltage VGH corresponding to the selection of the gate line is supplied periodically to the gate line GL by a drive clock signal ϕG, when the output signal of the shift register 100 is active. - 特許庁

バス駆動回路４は、第１の制御信号が供給された場合に、バスＢをスタート状態に遷移させ、レジスタ５内のデータを順次出力し、第２の制御信号が供給された場合に、バスＢをストップ状態に遷移させる。例文帳に追加

The bus driving circuit 4 transits the bus B to a start state when the first control signal is supplied and successively outputs the data in the register 5, and transits the bus B to a stop state when the second control signal is supplied. - 特許庁

状態変化監視回路２ａで、ＣＬＫＩのアップ／ダウンエッジを検出したときにリセット信号を出力し、状態変化監視回路２ｂで、ＤＡＴＡＩのアップ／ダウンエッジを検出したときにレジスタラッチ指示信号を出力する。例文帳に追加

A state change monitor circuit 2a outputs a reset signal when detecting an up/down edge of a CLKI and a state change monitor circuit 2b outputs a register latch instruction signal when detecting an up/down edge of DATAI. - 特許庁

基準クロックの前半領域では、方向レジスタ２０１が出力状態“Ｈ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｈ”レベルになり、入力状態“Ｌ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｌ”レベルになる。例文帳に追加

At the first half domain of the reference clock, when a direction register 201 outputs the output state 'H', an I/O port terminal 218 becomes 'H' level; the direction register 201 outputs the input state 'L', the I/O port terminal 218 becomes 'L' level. - 特許庁

ＡＧＰデバイスの何らかの不具合によりＡＧＰバスによるアクセスが不可能になった状態でも、別のＣＰＵから内部レジスタへのアクセスを可能とし、状態確認により不具合要因を解除することが可能なＡＧＰバスシステムを提供する。例文帳に追加

To provide an AGP (advanced graphics port) bus system capable of accessing an internal register from another CPU and releasing discrepant factors by status confirmation in a state in which access by an AGP bus becomes impossible due to some malfunction of an AGP device. - 特許庁

可変入賞装置が第２状態であるときに始動領域を通過した遊技媒体が検出されたことに基づき、入賞データがクリアされるときに乱数値レジスタから数値データを読み出すことにより、乱数ラッチフラグをオフ状態にする。例文帳に追加

By reading numerical data from the random number value register at the time when winning data is cleared on the basis of detection of a game medium passing a start area at the time when a variable winning device is in a second condition, the game machine sets the random number latch flag to the off condition. - 特許庁

ＳＲＡＭ、レジスタファイル等のメモリマクロの低電力化のため、電源電圧、基板電圧等の制御を行う制御値を設定するフリップフロップ等の記憶回路は、制御を行う対象、状態数に従って増加し、制御対象、状態数が多い場合は、面積が増加してしまう。例文帳に追加

To solve problems that storage circuits such as a flip-flop for setting control values to control a power source voltage, substrate voltage, etc., increase in accordance with objects to be controlled and the number of conditions, and an area is increased when the number of conditions is large, for the sake of power reduction of memory macro such as a SRAM or a register file. - 特許庁

そして、その監視対象メモリアドレスへのアクセスが発生した場合、不正アクセス検出部２９が割り込み制御レジスタの特定の領域に示される値に基づいて、監視対象のメモリアドレスへの外部割り込みが許可状態か禁止状態かを判別する。例文帳に追加

When an access to the memory address monitoring object occurs, an illicit access detection part 29 determines whether external interruption to the memory address of the monitoring object is in a permitted state or in a prohibited state on the basis of a value showing in a specified area of an interruption control register. - 特許庁

コンピュータシステムが休止状態にあるか否かについての休止情報を出力するＩ／Ｏブリッジ２１と、コンピュータシステムが休止状態のときにminiＰＣＩデバイス６０に対して補助電源ＶccAUXを供給するか否かについての情報を保持するＶaux off at sleepレジスタ４２ｄとを備える。例文帳に追加

An I/O bridge 21 for outputting inactive information about whether or not a computer system is in an inactive state and a Vaux off at sleep resister 42d holding information about whether or not to feed auxiliary power VccAUX to a mini PCI device 60 when the computer system is inactive, are provided. - 特許庁

SAR部３１は、スイッチング回路３４に処理を指示する際、スイッチング制御部３５のレジスタに記憶されている情報から、スイッチング回路３４の状態を認識し、処理が実行可能な状態であるか否かを確認してから、処理を指示するコマンドを発行する。例文帳に追加

When instructing the switching circuit 34 of the processing, a SAR part 31 recognizes the state of the switching circuit 34 from information stored in the registers of the switching control part 35 and issues a command for instructing the processing after confirming whether it is a state of enabling the execution of processing or not. - 特許庁

ＳＩＢＣ２・３８からの割り込み信号はメモリの状態が満杯、ニアフル、空になった場合に発生し、ＳＩＢＣ２・３８内部に既知技術として装備されたレジスタで、その状態を区別できるようにＣＰＵ５０に入力する構成からなる。例文帳に追加

An interrupt signal from the SIBC2 (38) is generated when a memory becomes full, nearly full and empty, and is input to the CPU 50 so that a register provided in the SIBC2 (38) as a known technique can distinguish the above states. - 特許庁

ＡＧＰデバイスの何らかの不具合によりＡＧＰバスによるアクセスが不可能になった状態でも、内部レジスタへのアクセスを可能とし、状態確認により不具合要因を解除することが可能なＡＧＰバスシステムを提供する。例文帳に追加

To provide an AGP bus system capable of having access to an internal register and releasing a discrepant factor according to status confirmation in case that any access through an AGP (advanced graphics port) bus becomes impossible based on some malfunction of an AGP device. - 特許庁

可変入賞装置が第２状態であるときに始動領域を通過した遊技媒体が検出されたことに基づき、入賞データがクリアされるときに乱数値レジスタから数値データを読み出すことにより、乱数ラッチフラグをオフ状態にする。例文帳に追加

The numerical data is read out of the random number register, when a prize data is cleared based on the detection of a game medium passing through a start area while a variable prize device is in a second status, and the random number latch flag is turned off. - 特許庁

被検索文字レジスタ２０の出力である被検索文字１２０をハッシュ関数１３３に代入してハッシュ値１２１を求め、さらにハッシュ値１２１に次状態アドレス１３４を加算し、その和をアドレス１２２として状態遷移メモリ２３へ与える。例文帳に追加

The data retrieval device substitutes a retrieved character 120 that is output of the retrieved character register 20 for a hash function 133 to find a hash value 121, adds a next state address 134 to the hash value 121, and imparts the sum thereof to a state transition memory 23 as an address 122. - 特許庁

ＣＰＵコア１０は、非リンク状態からリンク状態に切り替わったときに生じる割り込み信号に応答してＰＨＹ２のレジスタ２０の内容、つまりリンクパートナーＢとの自動ネゴシエーションで決定したデュプレックスモードを読み込む。例文帳に追加

In response to an interruption signal generated upon switching from the nonlink state to the link state, content in a register 20 of the PHY 2, i.e. a duplex mode determined through automatic negotiation with a link partner B, is read in by a CPU core 10. - 特許庁

送信信号線１５上に入出力切替回路１３を接続し、リセット解除後は入出力切替回路１３によって状態表示信号を入力して状態表示レジスタ１２に送信信号線１５の状態を表示し、ＣＰＵ１０がその状態を読み出した後は、ＣＰＵ１０が入出力切替回路１３により送信信号線１５を出力に切り替えてシリアル通信を行うようにする。例文帳に追加

An input/output switching circuit 13 is connected to a transmit signal line 15 and inputs a state display signal and displays the state of the transmit signal line 15 on a state display register 12 after resetting cancellation; after a CPU 10 reads the state out, the CPU 10 switches the transmit signal line 15 to the output by the input/output switching circuit 13 to carry out serial communication. - 特許庁

ＡＳＩＣを含むプリント回路基板の障害解析を、ＡＳＩＣの内部状態を解析することで行うＡＳＩＣ内部状態解析装置において、ＡＳＩＣの内部状態をスキャンオーダリストに準じ、またレジスタなどのまとまりある単位で表示する手段を設けることにより、ＡＳＩＣの内部状態の解析を効率良く行う。例文帳に追加

This ASIC internal state analyzer that analyzes the failure of a printed circuit board including the ASIC by analyzing the internal state of the ASIC, is provided with a means to indicate the internal state of the ASIC according to a scan order list, or at a united unit of a register or the like, thus efficiently analyzing the internal state of the ASIC. - 特許庁

メイン制御部４１は、乱数値レジスタに数値データが格納されると、読み出されるまで新たな数値データの取込を禁止するとともに、メイン制御部４１の起動後、ゲームの進行制御を開始する前の段階で乱数値レジスタの数値データを読み出すことで新たな数値データの取込が可能な状態とする。例文帳に追加

A main control part 41 inhibits the fetch of new numerical data until read is performed when numerical data are stored in a random number value register, and attains the state capable of fetching new numerical data by reading the numerical data in the random number value register in a stage before starting the progress control of a game after the activation of the main control part 41. - 特許庁

乱数値レジスタが読み出されるまで新たな数値データの取込を禁止するとともに、一定時間間隔毎に確認し、ラッチされている場合には、これを読み出すことで新たな数値データの取込が可能な状態とし、乱数値格納ワークを乱数値レジスタから読み出した数値データに更新し、内部抽選に用いる。例文帳に追加

The fetch of new numerical data is inhibited until a random number value register is read, confirmation is performed at every fixed interval of time, and when the numerical data are latched, the state capable of fetching the new numerical data is attained by reading that, and a random number value storage work is updated to the numerical data read from the random number value register and is used in internal drawing. - 特許庁

乱数値レジスタが読み出されるまで新たな数値データの取込を禁止するとともに、電断処理の実行後、動作が停止するかユーザリセット信号が入力されるまでの間、乱数値レジスタを確認し、数値データがラッチされている場合には、ダミーで読み出すことにより新たな数値データの取込が可能な状態とする処理を繰り返し行う。例文帳に追加

The fetch of new numerical data is inhibited until a stored random number value register is read, and in a period after the execution of power interruption processing and before an operation is stopped or a user reset signal is inputted, the processing of confirming the random number value register and attaining the state capable of fetching the new numerical data by reading the numerical data as a dummy when the numerical data are latched is repeatedly performed. - 特許庁

本発明の不揮発性強誘電体レジスタは、データ格納のための強誘電体キャパシタ部のキャパシタ等を単一キャパシタでない複数のキャパシタ等が並列連結された構造にし、キャパシタの非正常状態に伴う データ格納失敗確率を低減することによりレジスタの格納信頼性及び安定性を高める。例文帳に追加

The non-volatile ferroelectric register is configured by connecting a plurality of the capacitors etc., in parallel in a ferroelectric capacitor unit for storing data, instead of using a single capacitor, to lower a data storage failure rate accompanying the abnormal state of the capacitors, thereby improving storage reliability and stability. - 特許庁

ＤＲＩＶＥＲ基板２１には、上手側から順次送られてきた各ＢＯＸ端末３への操作信号を一旦保持しその後下手側へ送出する出力側シフトレジスタＳＲ２、および下手側から順次送られてきたＢＯＸ端末３からの状態信号を一旦保持しその後上手側へ送出する入力側シフトレジスタＳＲ３を備える。例文帳に追加

An operation signal for each BOX terminal 3 seriously transmitted from an upper hand side is once held on a DRIVER substrate 21, a state signal from the output side shift register SR2 transmitted to a lower hand side thereafter and the BOX terminal 3 seriously transmitted from the lower hand side is once held, and an input side shift register SR3 transmitted to the upper hand thereafter is provided. - 特許庁

制御検証機構４４は、指定のレジスタに関するラダーシーケンス制御回路図を定義ファイル３６から取り込み、この回路図と編集ファイル４２から入力した各レジスタの変化状態とを照合し、この照合結果からシーケンスの動作網羅率を求めて、この結果を入出力装置４６に表示する。例文帳に追加

A control verification mechanism 44 takes in a ladder sequence control circuit drawing on the designated register from a definition file 36, collates the circuit drawing with the change state of the respective registers, which is inputted from the compilation file 42, obtains the operation covering rate of sequence from the collated result and displays the result on an input/output device 46. - 特許庁

本発明の割込み制御回路は、各機能モジュールの割込みレジスタアドレスを登録する手段を有し、割込み発生時に、ＣＰＵに代わって割込みソースの状態をフェッチする手段と、ＣＰＵが前記割込みレジスタのリード動作を発生させると、予めフェッチしておいた値をＣＰＵに返す手段で構成される。例文帳に追加

An interrupt control circuit is provided with a means for registering the interrupt register address of each function module, a means for fetching the status of an interrupt source instead of a CPU when interruption is generated and a means for returning a preliminarily fetched value to the CPU when the lead operation of the interrupt register is generated by the CPU. - 特許庁

このときレジスタの設定値がレジスタの設定値を更新した時のカウンタ値以上から未満に更新されたことが論理和回路１７および立下り検出回路１８によって検出された場合は、その検出出力ＤＥＤＴに基づいてトグル回路１５の出力状態を反転させてパルス出力信号Ｆｏｕｔを反転させる。例文帳に追加

When a fact that the set value of the register is updated from a value larger than the count when the set value is updated to a value smaller than that count is detected by an OR circuit 17 and a falling detection circuit 18, output state of a toggle circuit 15 is reversed based on the detection output DEDT thus reversing the pulse output signal Fout. - 特許庁

ＢｕｓＢｒｉｄｇｅ内に、プリンタエンジンへ転送するデータ量を格納するレジスタ群を有しており、そのレジスタ群の状態に応じて、ＣＰＵ間のデータの圧縮率を変更することにより、プリンタエンジンへ転送するデータ量に応じたデータ圧縮を行える手段を備える。例文帳に追加

The data transfer control means has in a BusBridge register groups for storing the data amount to be transferred to the printer engine, and is also provided with a means for performing data compression corresponding to the data amount to be transferred to the printer engine by updating the compression rate of the data for inter-CPU communication corresponding to the state of the register groups. - 特許庁

また、ポートサンプリング回路９は、サンプリングしてデータレジスタ１５に格納された変換データＤｃと予め期待値データレジスタ１８に設定された期待値データＤｅとを比較し、両データが不一致となった場合にウェイクアップ信号ＷＫＵＰを出力するので、ＣＰＵ５がスリープした状態でデータを監視できる。例文帳に追加

Also, since the port sampling circuit 9 compares the conversion data Dc sampled and stored in a data register 15 with expected value data De set in an expected value data register 18 beforehand and outputs a wake-up signal WKUP in the case that both data do not match, the data are monitored while the CPU 5 is in a sleep mode. - 特許庁

制御回路５からの表示画像に影響しない信号の組み合わせでＮＡＮＤゲート８によって生成した初期化信号／ＩＮＩＴを用いて、走査信号線駆動回路２およびデータ信号線駆動回路３における全てのシフトレジスタの内部状態（シフトレジスタに含まれる各フリップフロップの出力）を非アクティブにする。例文帳に追加

The internal states (the outputs of respective flip-flops included in shift registers) of all of the shift registers in a scanning signal drive circuit 2 and a data signal drive circuit 3 are inactivated by using initialization signals/ INIT formed by NAND gates 8 by a combination of the signals not affecting the display images from a control circuit 5. - 特許庁

ＳＭＳＩＧをモニタ端子５８から出力し、スイッチングノイズの周波数で周期的に出力される時のヒステリシス幅をヒステリシス幅設定レジスタ４６に設定したり、パルスが間欠的に消失する場合に、その消失状態に応じた目標時間を目標時間設定レジスタ５４に設定する。例文帳に追加

When an SMSIG is outputted from a monitor terminal 58, the hysteresis width is set to a hysteresis width-setting registor 46 while output is periodically made at the frequency of the switching nose, and a pulse intermittently disappears, the target time corresponding to the disappearance state is set to a target time-setting registor 54. - 特許庁

この発明の割り込み処理方法は、遅延スロットを持つ遅延命令をパイプライン処理するＣＰＵにおいて、命令を解読する命令デコーダ１と、命令によって設定の可能なフラグレジスタ２と、を有し、フラグレジスタ２の状態により、遅延命令の直後の割り込みを有効または無効に切り替える。例文帳に追加

The interruption processing method has an instruction decoder 1 which decodes instructions and a flag register 2 which can be set by the instructions in the CPU which performs pipeline processing to a delay instruction with the delay slot and switches the interruption just after the delay instruction to valid or invalid by a state of the flag register 2. - 特許庁

ＤＲＡＭ３０に対するデータの書込み及び読出しを制御するに際し、ＤＲＡＭ３０の記憶領域の使用状況を示す使用状況情報をレジスタ２２に更新記憶すると共に、当該レジスタ２２に更新記憶された使用状況情報に基づいて、使用領域３０Ａ、３０Ｃを対象として、記憶状態を保持するためのリフレッシュ動作を所定のリフレッシュ周期で実行する。例文帳に追加

In data writing and reading control on a DRAM 30, use status information representing the use status of the storage area of the DRAM 30 is stored and updated in a register 22, and according to the use status information stored and updated in the register 22, used areas 30A and 30C are refreshed at predetermined refresh periods to hold the storage state. - 特許庁

ソフトウエアデバッグ支援装置１は、CPUの内部状態を保持する１以上のレジスタのデータに基づいて、所定の割り込み信号を発生させる割り込み発生条件が設定されるRAM２３と、１以上のレジスタのデータを監視し、その監視するデータが、割り込み発生条件を満たすときに、所定の割り込み信号をCPUに出力する割り込み発生部１１と、を有する。例文帳に追加

This software debug support device 1 is provided with an RAM 23 for setting interruption generation conditions for generating a predetermined interruption signal based on the data of one or more registers for holding the internal state of the CPU and an interruption generation part 11 for monitoring the data of one or more registers, and for outputting the predetermined interruption signal to the CPU when the monitored data satisfy the interruption generation conditions. - 特許庁

プロセッサ５は、出力バッファ３ａのオーバーフロー時に、検出スタートレジスタ８をセット状態にしてピクチャ先頭検出器７Ａに上記ピクチャ先頭検出処理を実行させるとともに、オーバーフローを引き起こしたピクチャであるオーバーフローピクチャの先頭が格納されたアドレスを、書込みアドレスレジスタ９の値として書き戻す等の割込み処理を実行する。例文帳に追加

A processor 5 brings a detection start register 8 to a set state on the occurrence of an overflow in an output buffer 3a to allow the picture head detector 7A to perform the picture head detection processing and performs interruption processing such as writing back an address to which the head of an overflow picture that is the picture causing the overflow is stored as a value of a write address register 9. - 特許庁

シリアルレジスタ９の上位ｍビットがアドレス取り込みコードを表しているときは、アドレス転送信号及びアドレス取り込み信号をイネーブル状態にし、シリアルレジスタの下位Ｍ−ｍビットをテストアドレス信号としてテスト信号出力回路６−１，６−２，…６−Ｎに転送かつ取り込む。例文帳に追加

When upper (m) bits of the serial register 9 indicates an address take-in code, an address transfer signal and an address take-in signal are made an enable-state, lower M-m bits of the serial register are transferred and taken in test signal output circuits 6-1, 6-2,... 6-N as a test address signal. - 特許庁

マトリックスの各ラインに対して、受光した光に応じてフォトダイオードにキャリアを生じさせる蓄積状態において蓄積されたキャリアに応じた信号を読み出すラインを選択するための読み出しライン用シフトレジスタと、固体撮像素子内に残留するキャリアを固体撮像素子から排出するためのクリアラインを選択するためのクリアライン用シフトレジスタとを設ける。例文帳に追加

For each line of a matrix, a read line shift register selecting a line for reading a signal corresponding to carriers stored under storage state where carriers are generated in a photodiode depending on the received light, and a clear line shift register selecting a clear line for discharging carriers remaining in a solid state imaging element are provided. - 特許庁

出力制御回路１３は、レジスタ３より読み出された周期選択データＳＥＬに基づいて、各デバイス１０に適用される更新周期ＣＲを選択し、レジスタ３より読み出された制御データＴofs，Ｔonに基づいて、選択された更新周期ＣＲの各基本周期ＣＢにおける動作状態を決定する。例文帳に追加

An output control circuit 13 selects the update cycle CR applied to each device 10 from the cycle selection data SEL read from the register 3, and determines an operation state of the selected update cycle CR in each basic cycle CB from control data Tofs and Ton read from the register 3. - 特許庁

ＴＡＰコントローラ１５から出力されるモード信号により第１、第２のセレクタが切り替えられ、第２のバウンダリスキャンレジスタの出力により双方向端子・トライステート端子の状態を制御し、第１のバウンダリスキャンレジスタからの出力信号を双方向端子・トライステート端子に出力する。例文帳に追加

The first and second selectors are switched by a mode signal output from a TAP controller 15, conditions of an interactive terminal/tri-state terminal are controlled by an output from the second boundary scan register, and an output signal from the first boundary scan register is output to the interactive terminal/tri-state terminal. - 特許庁

本発明の不揮発性強誘電体レジスタは、データ格納のための強誘電体キャパシタ部のキャパシタ等を単一キャパシタでない複数のキャパシタ等が並列連結された構造にし、キャパシタの非正常状態に伴う データ格納失敗確率を低減することによりレジスタの格納信頼性及び安定性を高める。例文帳に追加

This nonvolatile ferroelectric register includes a structure in which not a single capacitor but a plurality of capacitors are used for the capacitors in a ferroelectric capacitor section for storing data, and the probability of data strage failure due to non-normal state of the capacitor is reduced to improve the storage reliability and stability of the register. - 特許庁

制御回路１６から画像合成が選択されている状態で、比較器１４が、前記副画像データが透過色レジスタ１５にストアされている透過色データに一致すると、ゲートＧ１〜Ｇ６は、一致している部分の主画像データを、変換色レジスタ１７にストアされている変換色データに差換えて、表示装置へ出力する。例文帳に追加

When the subimage data match transmission color data stored in a transmission color register 15 while image synthesis is selected by a control circuit 16, gates G1 to G6 replaces the main image data of the matching part with conversion color data stored in a conversion color register 17 and outputs them to a display device. - 特許庁

パワーオン・リセットのようなコールドスタート状態であることを表すコールド／ウォームスタート信号がコールド／ウォームスタート信号回路１３から与えられると、リセット有効／無効選択回路１４によってリセット信号を有効にして、フラッシュＲＯＭ制御レジスタ２１を初期化し、チューンデータ領域２０ｂに記憶されるチューンデータをフラッシュＲＯＭ制御レジスタ２１にコピーする。例文帳に追加

When a cold/warm start signal indicating a cold start state like a power-on reset is given from a cold/warm start signal circuit 13, a reset signal is validated by a reset validating/invalidating selection circuit 14, and a flash ROM control register 21 is initialized, and chain data stored in a chain data area 20b is copied to the flash ROM control register 21. - 特許庁

本発明に係るフラッシュメモリ素子は、各バンクのプログラム／消去状態を選択するバンクレジスタ、前記バンクレジスタによって選択されたバンクのモード信号を出力するモード制御部と、前記バンクレジスタの出力に基づいて外部アドレスを内部アドレスにそれぞれ分離／独立させるアドレス部と、前記モード信号と内部アドレスに基づいてプログラム／消去及び読み出し動作を同時に行なう多数個のバンクとを含んでなることを特徴とする。例文帳に追加

This element comprises a bank register selecting a program/ erasion state of each bank, a mode control section outputting a mode signal of a bank selected by the bank register, an address section separating/ independing external addresses to internal addresses respectively based on an output of the bank register, and many banks performing simultaneously program/erasion and read-out operation based on the mode signal and the internal addresses. - 特許庁

クロック速度レジスタ（３４）と、クロック速度レジスタ（３４）によって決定された周波数においてプロセッサ・クロック信号（３２）を発生する回路とを有するクロック発生回路（１４）を含むコンピュータ・システム（１０）において、プロセッサ（１２）が、アプリケーション・プログラム（５０、５２）によって選択される性能状態に応じてクロック速度レジスタ（３４）に書込みを行う性能マネージャ・プログラム（４４）を実行するコンピュータ・システム（１０）が開示されている。例文帳に追加

The computer system 10 is disclosed comprising a clock generator circuit 14 having a clock speed register 34 and circuitry for generating a processor clock signal 32 at a frequency determined by the clock speed register 34, wherein a processor 12 performs a performance manager program 44 that writes the clock speed register 34 according to a performance state selected by application programs 50, 52. - 特許庁