「Address Line」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A PXD decoding section 34 acquires address data of a prescribed line from the address storage memory 32 in accordance with the control of a control microcomputer 11, reads pixel data out of the PXD storage memory 33, based on the acquired address data, and decodes the read-out pixel data.例文帳に追加

ＰＸＤデコード部３４は、制御マイコン１１の制御に応じて、アドレス格納メモリ３２から、所定のラインのアドレスデータを取得し、取得したアドレスデータに基づいて、ＰＸＤ格納メモリ３３から、ピクセルデータを読み出し、読み出したピクセルデータを復号する。 - 特許庁

The data line switching circuit 105 comprises an IO shift decoder 108 decoding a column address and position information about a defective data line and an IO selecting section 107 shifting connection between a data input/output pin and a data line replacing a defective data line in accordance with a decoding result.例文帳に追加

データ線切替回路１０５は、カラムアドレスと不良データ線に関する位置情報とをデコードするＩＯシフトデコーダ１０８と、デコード結果に応じて不良データ線を置換しながらデータ入出力ピンとデータ線との接続をシフトさせるＩＯ選択部１０７とを含む。 - 特許庁

Respective word lines are provided with a word line activating circuit 91 having a temporary memory circuit 91a for storing word line non-activation information for non-activating a word line of a defective memory cell and a non-activation address detecting circuit 91b for detecting whether the redundant memory cell is used in accordance with the word line non-activation information and an address specifying signal.例文帳に追加

不良メモリセルのワード線を非活性化するためのワード線非活性化情報を格納する一時記憶回路９１ａと、前記ワード線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路９１ｂとを有したワード線活性化回路９１を、各ワード線に対して設ける。 - 特許庁

The method includes a step for fetching a first instruction line from a level 2 cache; a step for identifying, in the first instruction line, a branch instruction targeting an instruction that is outside of the first instruction line; a step for extracting an address from the identified branch instruction; and a step for prefetching, from the level 2 cache, a second instruction line containing the targeted instruction using the extracted address.例文帳に追加

方法は、レベル２キャッシュから第１の命令ラインをフェッチするステップと、第１の命令ラインにおいて、第１の命令ラインの外部にある命令をターゲットとする分岐命令を識別するステップと、識別された分岐命令からアドレスを抽出するステップと、抽出されたアドレスを用いて、レベル２キャッシュから、ターゲットとされた命令を含む第２命令ラインをプリフェッチするステップを含む。 - 特許庁

On the basis of a line address and information in the BCT 11, a number discriminating part 12 discriminates the memory module number of a memory access object.例文帳に追加

番号判別部１２は、ラインアドレスとＢＣＴ１１内の情報とに基づき、メモリアクセス対象のメモリモジュール番号を判別する。 - 特許庁

By the comparison, it is judged that the fault is generated in the address line 103 for which the prescribed data are read even when the logic value is changed.例文帳に追加

その比較により、論理値を変えても所定のデータが読み出されたアドレス線１０３に障害が生じていると判定する。 - 特許庁

The communication device 11 requests an IP address and a port number from the communication device 12 with the use of the connected telephone line.例文帳に追加

通信装置１１は、接続された電話回線を使用して、通信装置１２に対してＩＰアドレス及びポート番号を要求する。 - 特許庁

Block-address selector circuits 32a1, 32b1, 32a2, 32b2,... transmitting selecting signals to each word-line driver circuit are arranged collectively on the left side of the memory cell array.例文帳に追加

各ワード線ドライバ回路に選択信号を供給するブロックアドレス選択回路３２ａ１，３２ｂ１，３２ａ２，３２ｂ２，…は、メモリセルアレイ１の左側にまとめて配置される。 - 特許庁

Address lines 7 are connected to the row decoder 4 through a limiting circuit 8, and a control line 9 connects the control part 5 and the limiting circuit 8.例文帳に追加

アドレス線７はリミッタ回路８を介してロウデコーダ４と接続され、制御線９は制御部５とリミッタ回路８とを接続する。 - 特許庁

Then, a beam forming condition such as beam address, beam length or the like is established individually in each beam line which forms the beam scanning space.例文帳に追加

すなわち、ビーム走査空間を構成する各ビームラインごとに、ビームアドレスやビーム長などのビーム形成条件が個別的に設定される。 - 特許庁

To enable on-off control of a controlled object subjected to on-off control by a CPU via an address line without using an I/O port.例文帳に追加

ＣＰＵによってオンオフ制御される制御対象を、Ｉ／Ｏポートを使用せずにアドレスラインを介してオンオフ制御できるようにする。 - 特許庁

An IP switch circuit 11 judges a transfer destination by reading the IP address information of IP packets from respective IP line circuits 12-14.例文帳に追加

ＩＰスイッチ回路１１は各ＩＰライン回路１２〜１４からのＩＰパケットのＩＰアドレス情報を読取り、転送先を判断する。 - 特許庁

Due to this limitation, Intel added support for 36-bit physical address space access in the Pentium Pro and later line of CPUs. 例文帳に追加

これらのノードは普通のファイルのように見えますが、実際にはプログラムがデバイスにアクセスするのに用いるカーネル内への特別なエントリです。 - FreeBSD

The diode element 22 is composed of an Se layer 26 on the side of a first address line and a CdSn alloy layer 28 stacked hereon.例文帳に追加

ダイオード素子２２は第１のアドレスライン側のＳｅ層２６とこの上に積層されたＣｄＳｎ合金層２８から構成される。 - 特許庁

The timing of the column select line activation is adjusted optimally to the determination timing of an internal column address by adjusting clock cycles.例文帳に追加

クロック周期の調整により、内部カラムアドレスの確定タイミングに対してカラム選択線活性化のタイミングが最適調整される。 - 特許庁

The communication device 12 notifies the communication device 11 of the IP address and the port number with the use of the connected telephone line.例文帳に追加

通信装置１２は、接続された電話回線を使用して、通信装置１１に対してＩＰアドレス及びポート番号を通知する。 - 特許庁

When an output destination IP address exists in an inter-enterprise network connected to the image processing apparatus by a dedicated line, the electronic data are outputted as they are.例文帳に追加

出力先ＩＰアドレスが専用線で繋がれる企業間ネットワーク内のものであれば電子データをそのまま出力する。 - 特許庁

A selecting circuit 10 stores corresponding relation between the address of the fault column and a shift designating number assigned to each data input/output line I/O to increase at each starting point of the data line shift by the circuit 8 corresponding to the address, and outputs a select signal corresponding to the shift designating number when the address of the fault column is input.例文帳に追加

選択回路１０は、不良カラムのアドレスとこれに対応してデータ線シフト回路８によるデータ線シフトの起点毎に１ずつ増えるように各データ入出力線Ｉ／Ｏ毎に割り付けられたシフト指示番号との対応関係を記憶し、不良カラムのアドレスが入力されたときにシフト指示番号に対応する選択信号を出力する。 - 特許庁

A first comparison circuit 22 of a check logic circuit 19 compares each of a signal level of an OE line 7 with a signal level of a CS line 9 for a ROM, and it compares an address when a CPU 2 accesses to the ROM 3 with an unused area address 20a stored in a register 20.例文帳に追加

チェックロジック回路１９の第１比較回路２２は、ＯＥ線７の信号レベル及びＲＯＭ用ＣＳ線９の信号レベルを各々比較し、ＣＰＵ２がＲＯＭ３にアクセスしたときのアドレスとレジスタ２０に記憶された未使用領域アドレス２０ａとを比較する。 - 特許庁

When the processing of the cache error is required, the write instruction 12 for the cache error updates a cache line 27 by write data, without reading the data from the address of a main memory 21 equivalent to a write address and sets both of the V-bit 24 and M-bit 25 of the line 27 to '1'.例文帳に追加

キャッシュ・ミスの処理を行う必要がある場合、キャッシュ・ミス用ライト命令１２は書込みアドレスに相当するメインメモリ２１のアドレスからデータを読込むことなく、キャッシュ・ライン２７を書込みデータで更新し、そのライン２７のＶビット２４及びＭビット２５の双方を“１”にセットする。 - 特許庁

Also, a third subfield and a fourth subfield in the second subfield group each include a reset period, a third address period for selecting discharge cells in the second line group, a third sustain period, a fourth address period for selecting discharge cells in the first line group and a fourth sustain period.例文帳に追加

一方、第２サブフィールドグループのうちの第３サブフィールド及び第４サブフィールドは、リセット期間、第２ライングループに対応する放電セルを選択する第３アドレス期間、第３維持期間、第１ライングループに対応する放電セルを選択する第４アドレス期間、及び第４維持期間を含む。 - 特許庁

Furthermore, the cache line 11 of the primary cache memory 1 includes a plurality of data entry units 11a for storing data, a plurality of valid bit units 11b indicating that data are either valid or invalid correspondingly to the respective data entry units 11a, and an address entry unit 11c for storing the address of the cache line 11.例文帳に追加

さらに、１次キャッシュメモリ１のキャッシュライン１１は、データを記憶する複数のデータエントリ部１１ａと、データエントリ部１１ａに対応して、データが有効又は無効であること示す複数の有効ビット部１１ｂと、キャッシュライン１１のアドレスを記憶するアドレスエントリ部１１ｃと、を含んでいる。 - 特許庁

To an electronic mail, a signature part is added which includes personal information consisting of a name entry field, a mail address entry field, a company name department entry field, an address entry field, a telephone number extension entry field, a telephone number line wire entry field, a FAX number extension entry field, and a FAX number line wire entry field.例文帳に追加

電子メールに、氏名記入欄，メールアドレス記入欄，会社名所属記入欄，住所記入欄，電話番号内線記入欄，電話番号外線記入欄，ＦＡＸ番号内線記入欄，ＦＡＸ番号外線記入欄から成る個人情報を含むシグネーチャー部を付加する。 - 特許庁

When operation cycles using an address including the same row address are continued, the word line activation control section holds a word line activated in a first cycle out of continued cycles in an activated state until the last cycle out of continued cycles without non-activating.例文帳に追加

ワード線活性化制御部は、同じ行アドレスを含むアドレスを用いるオペレーションサイクルが連続する場合に、連続するサイクルのうちの最初のサイクルにおいて活性化されたワード線を、非活性化することなく連続するサイクルのうちの最終のサイクルまで活性化した状態で保持する。 - 特許庁

To provide a semiconductor memory device which keeps the address allocation of an address decoder of a pair of memory arrays which are identical in the connection of a main bit line of the pair of memory arrays of the nonvolatile memory, and comprises a connection constitution of a first and a second main bit line which does not cause wiring cross connection.例文帳に追加

不揮発性メモリの、対となるメモリアレイのメインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供する。 - 特許庁

The line IF 4 sets communication system information representing the B-channel communication system to the caller sub address or the receiver sub address of a SETUP message 21 and transmits the SETUP message to an I-NCU 9 via an ISDN public line (step 202).例文帳に追加

回線ＩＦ４はＳＥＴＵＰメッセージ２１の発信者サブアドレス２９または着信者サブアドレス３３にＢチャネル通信方式を表す通信方式情報３７を設定し、ＳＥＴＵＰメッセージ２１をＩＳＤＮ公衆回線５を介してＩ−ＮＣＵ９に送信する（ステップ２０２）。 - 特許庁

A first subfield and a second subfield in the first subfield group each include a reset period, a first address period for selecting discharge cells in the first line group, a first sustain period, a second address period for selecting discharge cells in the second line group and a second sustain period.例文帳に追加

第１サブフィールドグループのうちの第１サブフィールド及び第２サブフィールドは、リセット期間、第１ライングループに対応する放電セルを選択する第１アドレス期間、第１維持期間、第２ライングループに対応する放電セルを選択する第２アドレス期間、及び第２維持期間を含む。 - 特許庁

With respect to an FDB provided in a switch, line information managed in association with MAC address information is divided to transmission destination line information and reception discrimination line information and they are managed, and a non-coincidence permission flag allowing non-coincidence between them is provided.例文帳に追加

スイッチに備えられるＦＤＢについて、ＭＡＣアドレス情報と対応付けて管理する回線情報を送信先回線情報と受信判別回線情報とで分けて管理し、これらが異なることを許容する不一致許容フラグを設ける。 - 特許庁

The first protection circuits 21, 51 include first diodes 25, 55 with a forward direction defined in a direction from the short-circuit line 27 to the address line 4 or the data line 5, first capacitors 23, 53 connected in series to the first diodes 25, 55.例文帳に追加

第１の保護回路２１、５１は、ショート配線２７からアドレス配線４又はデータ配線５の方向を順方向とする第１のダイオード２５、５５と、第１のダイオード２５、５５に直列に接続された第１のコンデンサ２３、５３とを有する。 - 特許庁

The second protection circuits 22, 52 include second diodes 26, 56 with a forward direction defined in a direction from the address line 4 or the data line 5 to the short-circuit line 27, and second capacitors 24, 54 connected in series with the second diodes 26, 56.例文帳に追加

そして、第２の保護回路２２、５２は、アドレス配線４又はデータ配線５からショート配線２７の方向を順方向とする第２のダイオード２６、５６と、第２のダイオード２６、５６に直列に接続された第２のコンデンサ２４、５４とを有する。 - 特許庁

Based upon a command set in a specified data setting register 53, an addressable address space of a buffer RAM 31 is optimized according to a packet length of a handled data standard to eliminate power consumption of an address bit line 63 of an address bus which becomes unnecessary as a result of the optimization.例文帳に追加

指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。 - 特許庁

Then, when the monitoring host detects an ARP request packet for inquiring the physical address of an IP address that is not registered in the database by monitoring the ARP request packet on the transmission line of the network, the monitoring host returns ARP response packets for reporting the own physical address (S7-S9).例文帳に追加

その後、監視ホストは、ネットワークの伝送路上のＡＲＰ要求パケットを監視して、該データベースに登録されていないＩＰアドレスの物理アドレスを問い合わせるＡＲＰ要求パケットを検知すると、自身の物理アドレスを通知するＡＲＰ応答パケットを返す（Ｓ７〜Ｓ９）。 - 特許庁

The computer communication network is provided with user terminals 1 that are directly connected to a public line having an exchange for communication and with an address server 3 for conversion service between an address name and an address number and users can attain interconnection by using an easily understandable name.例文帳に追加

ユーザ端末１は交換機を有する公衆回線の通信網を介して、直接に接続して通信を行い、アドレス名称とアドレス番号との変換サービスを行うためにアドレスサーバ３を備え、コンピュータ通信網を構成して、これによりユーザは分かり易い名称で相互接続が可能である。 - 特許庁

A clock control signal is outputted (S3) to one of the multi- media cards, to which the relative address is assigned from a multi-media controller 50, the switch of a clock line which is connected to the card is turned on (S4) and further a relative address assignment instruction is transferred to the card to assign (S7) the relative address.例文帳に追加

マルチメディアカードコントローラ50から相対アドレスを割り当てようとする何れか一つのマルチメディアカードにクロック制御信号を出力して(S3)、このカードに結合されたクロックラインのスイッチをオンさせ(S4)、さらに相対アドレスの割り当て命令をこのカードに転送して、相対アドレスを割りあてる(S7)。 - 特許庁

An information search part 105b specifies the address of an image pickup point based on information about the latitude and the longitude of the image pickup point, and searches for Web pages related to the address of the image pickup point via an Internet line while using the specified address of the image pickup point as a search keyword.例文帳に追加

情報検索部１０５ｂは、画像の撮像地点の緯度経度情報に基づいて、画像の撮像地点の住所を特定し、特定した画像撮像地点の住所を検索キーワードとして、画像撮像地点の住所に関連するＷｅｂページをインターネット回線を介して検索する。 - 特許庁

The connection device 1 and a router 60 performs a line control and an address transformation processing, so that the host apparatus 10 and an management computer 51, which are set for a service for a network connection, which gives a fixed IP address can utilize a network connection service which gives a dynamic IP address can be utilized.例文帳に追加

接続装置１及びルータ６０は、固定ＩＰアドレスを付与するネットワーク接続用サービス用に設定された上位装置１０及び管理用コンピュータ５１が、動的ＩＰアドレスを付与するネットワーク接続サービスを利用できるように、回線制御及びアドレス変換処理を行う。 - 特許庁

Upon reception of a line address signal A<m+n:0>, a determination circuit A performs a coincidence comparison operation between its higher-order address signal A<m+n:m+1> and the higher-order address FA<m+n:m+1> of a defective memory cell stored in a fuse latch group A to determine the selection/nonselection of a spare row block A.例文帳に追加

判定回路Ａは、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞を受けると、その上位アドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞と、ヒューズラッチ群Ａの記憶する不良メモリセルの上位アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞との一致比較動作を実行して、スペアロウブロックＡの選択／非選択を判定する。 - 特許庁

A control unit 20 includes a mode changing means 21 of alternating two operation modes, i.e. the operation mode wherein a transmission signal including an address is sent out to a signal line in response to an operation of a switch of an operation input unit 23 and the address setting mode wherein the address to be stored in a flash memory 13 is set.例文帳に追加

制御部２０は、操作入力部２３におけるスイッチの操作に応じてアドレスを含む伝送信号を信号線上に送出する操作モードと、フラッシュメモリ１３に記憶されるアドレスを設定するアドレス設定モードとの２つの動作モードを切り替えるモード切替手段２１を有する。 - 特許庁

Defective addresses are written in four groups of cell rows to be arranged corresponding to each permutation decision part 3100.1-3100.6 only when a defective memory cell is found which differing in address from at least either of the line address and row address of a defective memory cell which has already been stored.例文帳に追加

各置換判定部３１００．１〜３１００．６に対応して設けられる４組の記憶セル列には、すでに記憶している不良メモリセルの行または列アドレスの少なくとも１方と異なるアドレスの不良メモリセルが発見された時にのみ、不良アドレスが書きこまれる。 - 特許庁

Optimum memory address signal 403 is obtained by encoding the selected coincident line 5, an address 405 to be transferred enabling the shortest network connection is obtained, and output transfer data 409 is generated by synthesizing data part 412 in input transfer data 408 and destination network address 411.例文帳に追加

選択された一致線５をエンコードして最適のメモリ・アドレス信号４０３を求め、最短ネットワーク接続を可能とする転送先アドレス４０５を得、入力転送データ４０８中のデータ部４１２及び目的地ネットワーク・アドレス４１１を合成して出力転送データ４０９を生成する。 - 特許庁

When detection is made of a conflict between a memory write address to a memory circuit 120 which stores display data and a display read address, a display read signal and a line data transfer signal are generated by a host retry pulse generating circuit 113 based on memory write clocks, the signals are supplied to the memory circuit 120 and the line data transfer signal is supplied to a line latch circuit 121.例文帳に追加

表示用データを記憶するメモリ回路１２０に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、ホストリトライパルス発生回路１１３によりメモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路１２０に供給し、ラインラッチ回路１２１にラインデータ転送信号を供給する。 - 特許庁

For example, the imaging apparatus outputs an access line address signal showing the significance (valid/invalid status) of output data in next-line access and a signal processing section as a post-stage takes in only data of effective lines in the imaging data from the imaging apparatus on the basis of the valid/invalid status indicated by the access line address signal and performs zoom processing.例文帳に追加

たとえば、撮像装置からは、次のラインアクセス時の出力データの意義（有効／無効）を示すアクセスラインアドレス信号を出力し、後段の信号処理部では、アクセスラインアドレス信号で示された有効／無効に基づき、撮像装置から出力された撮像データのうち有効ラインのデータのみを取り込んでズーム処理を行なう。 - 特許庁

In transferring the image data to a white/black dual beam print engine, a CPU 12 sets in a register (not shown in Figure) a transfer start address, data transfer quantity and address shift quantity by each DMAC, so that the two DMAC used for transferring the image data input/transfer the image data at every one line by one line each, corresponding to the data width d of one line.例文帳に追加

白黒デュアルビームプリントエンジンに画像データを転送する場合には、ＣＰＵ１２は、１ラインのデータ幅ｄに応じて、転送に使用する２つのＤＭＡＣが１ライン置きに１ライン分ずつ画像データを入力して転送するように、各ＤＭＡＣ毎に、転送開始アドレス、データ転送量、及びアドレスシフト量を図示しないレジスタに設定する。 - 特許庁

The client apparatus for issuing a job to the server apparatus corresponding to the power-saving mode via the network line is provided with an address/telephone number holding means 35 for storing address information on the network line of the server apparatus and telephone number information on the telephone line of the server apparatus, so that the information are correlated with each other.例文帳に追加

省電力モードに対応したサーバ装置にネットワーク回線を介してジョブを発行するクライアント装置において、前記サーバ装置のネットワーク回線上におけるアドレス情報と、当該サーバ装置の電話回線上における電話番号情報とを、互いに関連付けて記憶保持するアドレス・電話番号保持手段３５を設ける。 - 特許庁

These write-word line registers are all connected in cascade, further, ring-connected, and a write START signal 41 is inputted to the write-word line register (40_-0) corresponding to the least significant address as a synchronizing set input.例文帳に追加

このライトワード線レジスタは全てカスケード接続され、更にリング接続されており、最下位アドレスに該当するライトワード線レジスタ（40_0）には同期セット入力として書き込みSTART信号４１が入力される。 - 特許庁