「Bit」に関連した英語例文の一覧と使い方(143ページ目) - Weblio英語例文検索

A time information separation means 140 divides an input time information unit conversion data into an upper-bit time information data and a lower-bit time information data, and preserves into an upper-bit time information data memory 151 and a lower-bit time information data memory 152.例文帳に追加

時間情報分割手段１４０は入力された時間情報単位変換データを、上位ビット時間情報データと下位ビット時間情報データとに分割し、上位ビット時間情報データメモリ１５１と、下位ビット時間情報データメモリ１５２とに保存する。 - 特許庁

An extended ECC circuit 14a of a system control section 14 has functions of replacing transfer data to other nodes 2-4 with data being '0' fixed value + ECC in the case of 1-bit error detection, 1-bit error correction, 2-bit error detection, 2-bit error correction by means of ECC.例文帳に追加

システム制御部１４の拡張ＥＣＣ回路１４ａはＥＣＣによる１ビットエラー検出、１ビットエラー訂正、２ビットエラー検出、及び２ビットエラー検出時に他のノード２〜４への転送データを“０”固定値＋ＥＣＣに置換える等の各機能を持つ。 - 特許庁

In the receiver 35, a moving image receiving part 31 receives a packet 61 inputted through the network 20, and extracts the bit of the data of the moving image code interposed between synchronizing codes from the received packet 61, and outputs the extracted bit of the moving image code to a moving image decoder 30.例文帳に追加

受信器35において、動画受信部31は、ネットワーク20を介して入力されるパケット61を受信し、受信されたパケット61から同期符号に挟まれた動画符号のデータのbitを抽出し、この抽出された動画符号のbitを動画デコーダ30に出力する。 - 特許庁

The processor element 12 constituted so as to execute the 32-bit fixed length instruction set architecture has the backward compatibility with the 16-bit fixed length instruction set by converting respective 16-bit instructions into one or plural sequences of 32-bit instructions.例文帳に追加

３２ビット固定長命令セットアーキテクチャを実行するように構成されたプロセッサエレメント１２は、各１６ビット命令を１つ又は複数の３２ビット命令のシーケンスに変換することによって１６ビット固定長命令セットアーキテクチャと後方互換性がある。 - 特許庁

When it is found that the bit rate judged by the bit rate judging means 1a exceeds a previously set threshold value, the stream data are re-coded at a certain bit rate by a re-coding means 1b so as to make a data volume per unit time equal to the threshold value or below, and thus low-bit rate data are formed.例文帳に追加

ビットレート判断手段１ａで判断したビットレートが予め設定された閾値を超えている場合、再符号化手段１ｂにより、ストリームデータが、単位時間当たりのデータ量が閾値以下となるビットレートで再符号化され、低ビットレートデータが生成される。 - 特許庁

A pulse pattern generating part 7 generates pulse patterns in which the amplitude direction of the data of a plurality of the same patterns held and output from the data holding part 3 while having phases different from each other by one bit or a half bit is emphasized or suppressed in one bit unit or a half bit unit.例文帳に追加

パルスパターン発生部７は、データ保持部３から保持出力される１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が１ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生する。 - 特許庁

Assuming that a bit map RAM can store bit map data for two bands, writing processing R1 and R2 of bands having sequential numbers of '1' and '2' are performed, respectively, at timing T1 and T3, and each bit map data thus formed is stored in a bit map RAM.例文帳に追加

ビットマップＲＡＭが格納できるビットマップデータは２バンド分であると仮定した場合に、タイミングＴ１，Ｔ３で、一連番号が「１」，「２」のバンドの描画処理Ｒ１，Ｒ２がそれぞれ行われ、作成された各ビットマップデータがビットマップＲＡＭに格納される。 - 特許庁

The bits having the bit value of 1 are inverted successively into 0 from the bit in an S-1 number to the bit pattern at the maximum value next, and a mask generation in which all upper bits from the inverted bit positions are set in 1 and the lower bits in 0 is conducted.例文帳に追加

次に、最大値のｂｉｔパターンに対しては、Ｓ−１番目のｂｉｔから順次ｂｉｔ値が１であるｂｉｔを０に反転し、反転したｂｉｔ位置より上位のｂｉｔを全て１、下位のｂｉｔを０としたマスク生成を行う。 - 特許庁

For example, when the primary metal wiring is an odd bit line 115 positioned in an odd-numbered column, and the secondary metal wiring is an even bit line 121 positioned in an even-numbered column, the odd bit line 115 and even bit line 121 are formed in different layers with a bump.例文帳に追加

たとえば、第１金属配線が奇数番の列に位置するオードビット線１１５であり、第２金属配線が偶数番の列に位置するイーブンビット線１２１であるような場合、オードビット線１１５とイーブンビット線１２１を異なる層に段差をもって形成する。 - 特許庁

The storage apparatus comprises a bit line diffusion layer 2 extending in the substrate 1 in columns, an insulating film 14 formed on a region between the bit line diffusion layers 2, word lines 3 on the substrate 1 and the insulating film 14, and bit line backing wiring 7 above the bit line diffusion layers 2.例文帳に追加

基板１中に列方向に延びるビット線拡散層２、ビット線拡散層２の間の領域上に形成された絶縁膜１４、基板１及び絶縁膜１４上のワード線３、ビット線拡散層２上方のビット線裏打ち配線７を備える。 - 特許庁

Each pseudorandom number generation circuit comprises an input terminal for N-bit input data Din, an N-bit register, an output terminal for output data Dout from the N-bit register, and a modulation circuit on a feedback path from the output to input of the N-bit register.例文帳に追加

各擬似乱数生成回路は、Ｎビットの入力データＤｉｎの入力端子と、Ｎビットレジスタと、Ｎビットレジスタからの出力データＤｏｕｔの出力端子と、Ｎビットレジスタの出力から入力へのフィードバック経路に設けられる変調回路とを備える。 - 特許庁

Moreover, memory consumption quantity is reduced by a method for two times conversion processing using a conversion table for converting the tone depth from one-bit to two-bit in expanding and converting the image of 1-bit tone depth into an image of 4-bit tone depth.例文帳に追加

さらに、濃淡深度が１ビットのイメージを濃淡深度が４ビットのイメージに拡張変換する際に、濃淡深度が１ビットから２ビットへの変換テーブルを用いて２回の変換処理を行う方法により変換テーブルによるメモリ消費量を削減した。 - 特許庁

The framing error detecting circuit 5 when inputting a count value '9' outputs a framing error detection signal and the start/stop bit detecting circuit 3 redetects the bit position detected as the stop bit t2 again as a start bit t1.例文帳に追加

フレーミングエラー検出回路５は、カウント値「９」が入力されると、スタート／ストップビット検出回路３にフレーミングエラー検出信号を出力し、スタート／ストップビット検出回路３は、ストップビットｔ２として検出したビット位置をスタートビットｔ１として検出し直す。 - 特許庁

When digital signals of 12 bit width, obtained from an OB (optical black) region for a plurality of lines of a CCD for determining a smear signal for one line are summed and averaged, a digital signal is used with a bit width (for example a digital signal of 8-bit width) that is smaller than the above-mentioned bit width.例文帳に追加

ＣＣＤの複数ライン分のＯＢ領域から得られる１２ビット幅のデジタル信号を加算平均して１ライン分のスミア信号を求める際に、前記ビット幅よりもビット幅の小さいデジタル信号（例えば、８ビット幅のデジタル信号）を使用する。 - 特許庁

The program instructions are compressed in blocks of program instructions with an associated mask value where the bit values within the mask indicate whether corresponding bit slices within the blocks of program instructions are to be represented by a default bit value or a separately specified by bit slice specifier values.例文帳に追加

プログラム命令は関連するマスク値を有するプログラム命令のブロック内で圧縮され、マスク内のビット値はプログラム命令のブロック内の対応するビットスライスがデフォルトビット値により表現されるかあるいはビットスライス指定子により別々に指定されるかを示す。 - 特許庁

To provide a driver bit and screw capable of preventing conventional breakage of the screw by improving the constitution of a bit tip part fitted into a cross groove in a screw head and allowing the bit tip part to apply a vertical force to the screw in a combination between the driver bit and screw.例文帳に追加

ドライバービットとネジの組み合わせにおいて、ネジ頭部の十字溝に嵌合するビット先端部の構成を改善し、ビット先端部はネジに対して垂直に力を加えることで、従来のようなネジの破損を防止できるドライバービットとネジを提供する。 - 特許庁

An error correction code is generated from data after reference bit insertion to which a known reference bit is inserted into an information bit sequence consisting of a plurality of information bits, and coded data are generated by adding the error correction code to the information bit sequence.例文帳に追加

複数の情報ビットからなる情報ビット系列に既知の参照ビットを挿入した参照ビット挿入後データから誤り訂正符号を生成し、前記情報ビット系列に前記誤り訂正符号を付加することによって符号化データが生成される。 - 特許庁

Bit deviation quantity is detected from output of the demultiplexer part 1-1 by a bit deviation quantity detecting part 1-2 and three-bit clock inversion signal for 1/2, 1/4, 1/8 of an SDH frequency divided clock signal is outputted by a bit deviation compensation control part 1-3.例文帳に追加

ビットずれ量検出部１−２によりデマルチプレクサ部１−１の出力からビットずれ量を検出し、ビットずれ補正制御部１−３により１／２，１／４，１／８のＳＤＨ分周クロック信号に対する３ビットのクロック反転信号を出力する。 - 特許庁

To convert data read from a RAM to be input to an analog-digital conversion circuit into a gradation bit number/pixel by making the gradation bit number/pixel variable and storing data of designated gradation bit numbers of the maximum gradation bit number or less in a display data RAM as they are.例文帳に追加

階調ビット数／画素を可変とし、最大階調ビット数以下の指定階調ビット数のデータを、そのまま表示データＲＡＭに格納でき、ＲＡＭから読み出されてアナログ−デジタル変換回路に入力されるデータを、階調ビット数／画素に変換する。 - 特許庁

During a reading operation, the cell voltage of an L bit line for outputting L data of the bit lines BL and XBL are made lower than the cell voltage Vcc of a side for outputting H data in conjunction with a reduction in potential of the L bit line.例文帳に追加

読出し動作時には、ビット線BL，XBL のＬデータを出力するＬビット線のセル電圧を、Ｌビット線の電位低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。 - 特許庁

To obtain a bit stream detection circuit, that can be applied commonly to the detection of a plurality of different bit patterns, without drastically adding components by preventing misdetection, when starting to detect a bit stream.例文帳に追加

ビット列検出開始時の誤検出を防止し、構成要素を大幅に追加することなく、複数の異なるビットパターンの検出にも共通に適用可能なビット列検出回路を得ること。 - 特許庁

Bit lines 31a-31e formed of first metallic wiring layers and bit lines 32a-32d formed of second metallic wiring layers are provided as bit lines crossing word lines 20a-20d.例文帳に追加

ワード線２０ａ〜２０ｄに交差するビット線として、第１の金属配線層で形成されるビット線３１ａ〜３１ｅと、第２の金属配線層で形成されるビット線３２ａ〜３２ｄとを設ける。 - 特許庁

To provide a bit rate control method and apparatus for suppressing sharp fluctuations in a bit rate and realizing the impartiality with other control system such as the TCP even when the bit rate which can be taken by an encoder is discrete.例文帳に追加

符号化器の取り得るビットレートが離散的であっても、ビットレートの激しい変動を抑え、且つTCP等の他の制御方式との公平性を実現するビットレート制御方法及び装置を提供する。 - 特許庁

To detect a bit string as a whole even if it is impossible to detect the bit string only with one image when reading repeated images in which images showing the bit string are repeatedly arranged from a medium.例文帳に追加

ビット列を表す画像が繰り返し配置された繰り返し画像を媒体から読み取った際に、１つの画像だけでビット列を検出できなくても全体としてビット列を検出できるようにする。 - 特許庁

The data input circuit 4 generates test bit data 16, 17 by the bit number per one word of the memory 2A from respresentative one bit data 13 from the BIST sub-circuit 1 to be written in the memory 2A.例文帳に追加

データ入力回路４は、ＢＩＳＴサブ回路１からの代表１ビットデータ１３からメモり２Ａ等の１語当りのビット数だけのテストビットデータ１６，１７を生成しメモり２Ａ等に書き込む。 - 特許庁

Namely, the bank bit discriminating a memory bus is allocated to MCI, the bank bit discriminating a memory bus segment to CEI and the bank bit discriminating the bank on the single memory bus segment to DPI.例文帳に追加

すなわち、メモリ・バスを区別するバンク・ビットはＭＣＩに、メモリ・バス・セグメントを区別するバンク・ビットはＣＥＩに、単一メモリ・バス・セグメント上のバンクを区別するバンク・ビットはＤＰＩにそれぞれ割り当てられる。 - 特許庁

As bit lines crossing word lines 20a to 20d, bit lines 31a to 31e formed in a first metal wiring layer and bit lines 32a to 32d formed in a second metal wiring layer are provided.例文帳に追加

ワード線２０ａ〜２０ｄに交差するビット線として、第１の金属配線層で形成されるビット線３１ａ〜３１ｅと、第２の金属配線層で形成されるビット線３２ａ〜３２ｄとを設ける。 - 特許庁

When the bit change rate of the display pixel data is larger than a threshold, a bit inversion processing part 22 performs bit inversion processing and data to which a flag is attached by a flag attachment part 23 are stored in the frame memory 12.例文帳に追加

表示画素データのビット変化率が閾値より大きい場合、ビット反転加工部２２がビット反転処理を行い、フラグ付加部２３によってフラグを付されたデータが、フレーム・メモリ１２に格納される。 - 特許庁

(2) To prevent the access to the other LPAR resources by the transaction between IO devices, one bit of access permission bit is provided for each combination of all IO devices, and the access is permitted only when the bit is a predetermined value.例文帳に追加

(2) IOデバイス間のトランザクションによる他LPAR資源へのアクセスを防止するために、全IOデバイスの組み合わせ毎に1ビットのアクセス許可ビットを設け、該ビットが所定の値のときのみアクセスを許可する。 - 特許庁

The estimated code bit calculation circuit 3 generates an estimated code bit for each transmission code bit using the transmission series candidates and likelihood metric for each of subcarriers belonging to each subcarrier group.例文帳に追加

推定符号ビット計算回路３は、各サブキャリアグループに属する各サブキャリアに対して、送信系列候補と尤度メトリックとを用いて、各送信符号ビットに対する推定符号ビットを生成する。 - 特許庁

When HDLC pattern data are detected twice by a specified pattern comparing part 26 at the same time interval as the transmission cycle of frames, the bit of the next bit clock timing is decided as being the frame bit of each frame.例文帳に追加

特定パターン比較部２６にて、ＨＤＬＣパターンデータを、フレームの送信周期と同じ時間間隔で２回検出されると、次のビットクロックタイミングのビットを、各フレームのフレームビットと判断する。 - 特許庁

The bit rate conversion is performed in a frequency area and mental hearing analysis is unnecessitated by diverting various kinds of information contained in a bit stream before the bit rate conversion so that the arithmetic quantity can be reduced.例文帳に追加

周波数領域でビットレート変換を行い、ビットレート変換前ビットストリームに含まれる各種情報を流用することで心理聴覚分析を不要とすることで演算量を低減する。 - 特許庁

To realize high speed printing while reducing image deterioration as much as possible at the time of compressing a bit map in a printer creating the bit map as writing results and attribute information corresponding to the bit map.例文帳に追加

描画結果としてビットマップと、ビットマップに対応した属性情報を生成するプリンタにおいて、ビットマップを圧縮する際に、画像劣化をなるべく少なく高速な印刷を実現する。 - 特許庁

The other end of each sub-bit line 40 is connected to a common potential supply line 70 through a second sub-bit line selecting switch 80 on-driven complementarily with the first sub-bit line selecting switch 60.例文帳に追加

各サブビット線４０の他端は、第１のサブビット線選択スイッチ６０とは相補的にオン駆動される第２のサブビット線選択スイッチ８０を介して共通電位供給線７０に接続される。 - 特許庁

Then, the color tone is lowered until the regenerated bit map data reach the maximum printable size, and when the bit map data size reaches the printable size, the bit map data are transmitted to a printer so that the print can be executed (S28).例文帳に追加

そして、再度生成したビットマップデータが印刷可能最大サイズになるまで色階調を落とし、印刷可能なサイズになったところでそのビットマップデータをプリンタへ送信し印刷を実行する(S28)。 - 特許庁

To provide an F-phase signal bit lack detector for detecting a bit lack in a speed domain higher than a hitherto known upper limit of encoder rotational speed in which bit lack has been detected in an F-phase signal.例文帳に追加

従来のＦ相信号のビット欠け検出が可能であったエンコーダ回転速度の上限よりも高い速度領域でビット欠け検出ができるＦ相信号ビット欠け検出装置を提供する。 - 特許庁

The first signal is a bit line sense enable signal for activating the bit line sense amplifier circuit, and the local sense amplifier circuit is activated only for a fixed period of time after the bit line sense enable signal is activated.例文帳に追加

第１信号はビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、ローカルセンス増幅回路はビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される。 - 特許庁

Besides, a number expressed by the bit number N +1 (bit max. value 2N) is supplied to the equipment 21 where the pixel to be processed is added to the bit max. value, and the added value is outputted to the equipment 22.例文帳に追加

演算器２１には、さらに、ビット数Ｎで表される数＋１（ビット最大値２^N）が供給され、そこでは、処理対象画素とビット最大値とが加算され、その加算値が、演算器２２に出力される。 - 特許庁

Parallel data in 2 bits generated by applying error correction coding to a real time packet TP1 are inserted to two bits at the MSB (Most Significant Bit) side of 6-bit input to a 64QAM modulator 706.例文帳に追加

リアルタイムパケットＴＰ１を誤り訂正符号化することにより生成した２ビットのパラレルデータを、６４ＱＡＭ変調器７０６の６ビット入力のうちのＭＳＢ（Most Significant Bit）側の２ビットに入力している。 - 特許庁

For this one-bit signal reproducing device, the one-bit signal from a ΔΣ modulated one-bit signal generating circuit 1 is converted to an analog output and reproduced by a D/A converting filter 4 composed of the LPF.例文帳に追加

１ビット信号再生装置では、ΔΣ変調１ビット信号生成回路１からの１ビット信号をローパスフィルタからなるＤ／Ａ変換フィルタ４でアナログ出力に変換して再生する。 - 特許庁

When a bit number of gray tone data as an input of color conversion processing is equal to a first input bit number Na, color conversion processing is executed referring to a low bit one-dimensional look-up table.例文帳に追加

色変換処理の入力であるグレー階調データのビット数が第１の入力ビット数Ｎａに等しい場合には、低ビット１次元ルックアップテーブルを参照して色変換を実行する。 - 特許庁

(2) In order to prevent access to other LPAR resources due to the transaction among the IO devices, the information processor provides a one-bit access permission bit for each combination of all the IO devices, and permits access only when the bit is a predetermined value.例文帳に追加

(2)IOデバイス間のトランザクションによる他LPAR資源へのアクセスを防止するために、全IOデバイスの組み合わせ毎に1ビットのアクセス許可ビットを設け、該ビットが所定の値のときのみアクセスを許可する。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

The communication controller receives the data at a first bit rate from the camera accessory and stores it in the memory, and transmits the data read from the memory to the camera body at a second bit rate higher than the first bit rate.例文帳に追加

通信コントローラは、カメラアクセサリから第１のビットレートでデータを受信してメモリに記憶させ、該メモリから読み出したデータを第１のビットレートよりも速い第２のビットレートでカメラ本体に送信する。 - 特許庁

Consequently, the supply quantity of electric charges to the bit lines where the bit lines are precharged can be set to an arbitrary level, so electric charge supply loss such as the overprecharging of the bit lines DLi and DLR is minimized.例文帳に追加

その結果、ビット線プリチャージ時のビット線への電荷供給量を任意のレベルに設定できるため、ビット線ＤＬｉおよびＤＬＲのオーバープリチャージなどの電荷供給ロスを最小限に抑える。 - 特許庁