「Bit」に関連した英語例文の一覧と使い方(165ページ目) - Weblio英語例文検索

When the second bit of the double-bit core cell is read, not only a source terminal and a drain terminal of a core cell are swapped, but also the source and drain terminals of corresponding double-bit reference cells are swapped.例文帳に追加

本発明のシステムは、２ビット型コアセルの第２のビットを読み出す際に、コアセルのソース端子とドレイン端子を入れ替えるだけではなく、対応した２ビット型リファレンスセルのソース端子とドレイン端子を入れ替える。 - 特許庁

The word lines WL and the bit lines BL are drawn out up to bit line contact areas 4 and word line contact areas 5 and electrically connected with probe mechanisms 100 in bit line contacts 6 and word line contacts 7.例文帳に追加

ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

In this system, when a Wyner-Ziv frame is input from an information source at an encoder side, the frame is divided into bit planes, syndrome bits are generated corresponding to the bit planes, and the syndrome bits and the bit planes are transmitted to a decoder side in parallel.例文帳に追加

本発明は、エンコーダ側において、Wyner-Zivフレームが情報源から入力されると、ビットプレーンに分割し、ビットプレーンに対するシンドロームビットを生成し、該ビットプレーンと共にデコーダ側に並列に送信する。 - 特許庁

This device includes a plurality of memory cells connected to bit lines and a sense amplifier which includes an initial charge circuit performing the initial charging of bit lines, detects a current value flowing in the bit line and determines read data from each memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線を初期充電する初期充電回路を含み、ビット線に流れる電流値を検出して各メモリセルからの読み出しデータを判定するセンスアンプとを備える。 - 特許庁

A ratio α calculation circuit 84 of a rate control circuit 54 calculates a ratio α by dividing a total sum of generated bit amounts of coded data bit (n) by a total sum of generated bit amounts of binarized symbols bin (n).例文帳に追加

レート制御回路５４の比率α算出回路８４において、符号化データｂｉｔ（ｎ）の発生ビット量の総和を、２値化シンボルｂｉｎ（ｎ）の発生ビット量の総和で除算して比率αを算出する。 - 特許庁

The slave mobile station integrates the coded data, which are divided into the four channel data that are 4 bit each, into the coded data of 14 or 16 bit, and then converts them into analog modem signals through a data decoding process by a 14 or 16-bit linear CODEC.例文帳に追加

子機では、上記とは逆に、４チャネルに分割された４ビットづつの符号データを１４ビットまたは１６ビットに統合したうえでリニアコーデックによるデータ復号処理によりアナログモデム信号に変換する。 - 特許庁

Based on the bit information on the digit next to the minimum digit, the second condition branch circuit 21 creates intermediate output digital signal by combining the bit information of continuous arrangement with low order or high order of the boundary bit information.例文帳に追加

最小桁の次桁のビット情報に基づき、第２の条件分岐回路２１は境界ビット情報の下位又は上位に連続配列のビット情報を組み合わせて中間出力デジタル信号を生成する。 - 特許庁

Signals, representing bit 0 to bit 3 of four-bit data hold by a resister 114, are supplied to a D/A converting circuit 112 by a 0-th to a 3rd wirings 4, 6, 8, and 10.例文帳に追加

レジスター１１４が保持する４ビットのデーターの各ビット、すなわちビット０からビット３の値を表す信号はそれぞれ０番ないし３番の配線４、６、８、１０によりＤ／Ａ変換回路１１２に供給される。 - 特許庁

A start/stop bit detecting circuit 3 detects the bit position right after character data t3 as a stop bit t2 and outputs it to a serial-parallel converting circuit 4 successively to the character data t3 when the data are '0'.例文帳に追加

スタート／ストップビット検出回路３は、ストップビットｔ２として、キャラクタデータｔ３直後のビット位置を検出し、そのデータが“０”である場合には、キャラクタデータｔ３に続けてシリアル／パラレル変換回路４に出力する。 - 特許庁

A recording compensation circuit of a magnetic disk drive 1 detects a reversing bit and the coded NRZI patterns of the bit right in front and two bits ahead, respectively, when there is a magnetic reversing bit.例文帳に追加

磁気ディスク装置１の記録補正回路は、磁化反転するビットがある場合には、磁化反転するビットと、当該ビットから一つ前のビットと二つ前のビットの符号付ＮＲＺＩパターンをそれぞれ検出する。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

Before receiving the 204-th bit which is a final bit composing the AC signal, a receiving part 12 determines whether the earthquake motion warning information is transmitted at the timing of receiving up to a predetermined bit.例文帳に追加

受信部１２においては、AC信号を構成する最後のビットである２０４ビット目が受信される前に、所定のビットまで受信されたタイミングで、地震動警報情報が伝送されてきたか否かが判定される。 - 特許庁

The linearization calculation logic 221 associates a 16-bit value with an 8-bit value equivalent to the intensity of a linear analog signal by which a measured temperature equivalent to a 16-bit value is expressed by the linear analog signal.例文帳に追加

リニアライズ計算ロジック２２１は、１６ビット値と、１６ビット値に相当する計測温度を線形アナログ信号で表した場合の当該線形アナログ信号の信号の強さに相当する８ビット値とを対応付けている。 - 特許庁

To provide a memory which can suppress increase of a data reading period and increase of a power consumption when the data reading operation are separately executed for one bit line and another bit line of adjacent bit lines.例文帳に追加

隣接ビット線の一方のビット線と他方のビット線とにおいてデータの読出しを別個に実行する際に、データ読出し時間の増大および消費電力の増大を抑制することができるメモリを提供する。 - 特許庁

A significant bit detection processing section 151 detects the number of coefficient data in which significant bits are detected on higher bit planes, for each bit plane from coefficient data generated by frequency conversion of image data.例文帳に追加

有意ビット検出処理部１５１は、画像データの周波数変換を行うことにより生成された係数データからビットプレーン毎に上位のビットプレーンで有意ビットが検出されている係数データの個数を検出する。 - 特許庁

A pair of complementary bit lines are constituted of bit lines (BL0, NBL0) to (BLn, NBLn) of the same row at the sub-arrays 8, 8 disposed at the left and right sides of the sequence 7 to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

A failure analysis system performs mesh splitting of a physical fail bit map, sorts the fail bit map image data of a part of the bit failure area by a contraction ratio, a chip, and a layer, and stores it in a first image data storage area 32.例文帳に追加

不良解析システムは、物理フェイルビットマップをメッシュ分割して、一部ビット不良領域のフェイルビットマップ画像データを縮約率毎、チップ毎、レイヤ毎に分類して第１画像データ記憶領域３２に記憶する。 - 特許庁

Digital images are processed at 640×480 pixel and AD10 bit (12 bit frame integration, 8 bit display) Tmp file format, and distributed through a communication network with no compression or extension of the digital images.例文帳に追加

デジタル画像を６４０×４８０画素、ＡＤ１０ｂｉｔ（１２ｂｉｔフレーム積算、８ｂｉｔ表示）Ｔｍｐファイル形式で取り扱うようにし、デジタル画像の圧縮・伸張を実行しない状態で通信ネットワークを介して配信する。 - 特許庁

A check bit adding circuit 23 adds a check bit to data from the exclusive OR circuit 22, the latch circuit 24 latches data from the check bit adding circuit 23 and transfers it to a module B3 via the high speed bus 10.例文帳に追加

チェックビット付加回路２３は排他的論理和回路２２からのデータにチェックビットを付加し、ラッチ回路２４はチェックビット付加回路２３からのデータをラッチして高速バス１００を介してモジュールＢ３に転送する。 - 特許庁

To provide a method for transmitting data comprising a bit interleave step of reordering the data bit before transmitting in form of a modulation symbol through a transmitting antenna of Nt individual an encoded data bit Tb.例文帳に追加

符号化されたデータビットＴｂを、Ｎｔ個の送信アンテナを介して変調シンボルの形で送信する前に、そのデータビットを並べ替えるためのビットインターリーブステップを含む、データを送信するための方法を提供する。 - 特許庁

While referring to pixel data for a plurality of pixels stored in the pixel data storage part 201, a data monitoring part 202 specifies a bit plane of a maximum bit plane number out of bit planes including at least one "1".例文帳に追加

データ監視部２０２は、画素データ記憶部２０１に蓄積された複数画素分の画素データを参照して、少なくとも一つの１を含むビットプレーンのうち、ビットプレーン番号が最大であるものを特定する。 - 特許庁

At the time of setting, the bit line BL is set to a higher setting voltage Vd than the pre-charge potential Vp by a bit line write-in bias generating circuit 401, and the source line SL is grounded by the bit line write-in bias generating circuit.例文帳に追加

セット時には、ビット線ＢＬはビット線書込バイアス発生回路４０１により前記プリチャージ電位Ｖｐよりも高い設定電圧Ｖｄに、ソース線ＳＬはソース線書込バイアス発生回路により接地される。 - 特許庁

The data processed by the (n+m)-bit adder 122 is stored in the (n+m)-bit frame memory 126 and provided to a bit length conversion unit 129 to be subjected to rounding and the like when truncating m-bits.例文帳に追加

ｎ＋ｍビット加算器１２２の処理を経たデータは、ｎ＋ｍビットフレームメモリ１２６に記憶されるとともに、ビット長変換部１２９に供給され、ｍビットの切り捨てを行う際に四捨五入などがなされる。 - 特許庁

When reading a memory cell MC2, a read-out voltage Vread is applied to a local bit line LBLd1 selected by a bit line selection transistor TRd1, and 0 v is applied to a first local bit line LBLs0 selected by a first selection transistor TRs0.例文帳に追加

メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。 - 特許庁

The scramble key buffer 61 sets an n-p bit pseudo random number supplied from a random number output device in higher-order n-p bits and combines the n-p bit with a lower-order fixed value to generate an n-bit scramble key.例文帳に追加

スクランブル鍵バッファ６１は、乱数出力器から供給されたｎ−pビットの疑似乱数をレジスタの上位のｎ−ｐビットに設定し、下位の固定値と合わせてｎビットのスクランブル鍵を生成する。 - 特許庁

If the bit length of the burst error exceeds the predetermined bit length, a second control means extends at least a part of the voice data for one bit to two bits to allocate the data to the two slots.例文帳に追加

バースト誤りのビット長が規定のビット長を越える場合、第２制御手段により、２つのスロットに対して音声データの少なくとも一部をビットごとに２ビットに拡張して割り付けて通信を行う。 - 特許庁

A spiral blade rotated and driven in the direction opposite to the rotation direction of a drill bit is provided on the opposite side of the drilling direction of the drill bit for compensating a rotation reaction force caused by the rotation of the drill bit.例文帳に追加

ドリルビットが回転することによって生じる回転反力を相殺するために、ドリルビットの進行方向の反対側に、ドリルビットの回転方向とは逆方向に回転駆動される螺旋羽根を設けた。 - 特許庁

The rule for conversion defines that the symbol pattern value should be determined from a bit sequence which includes lower-ranked bits and in which the number of blocks used for the display of the special symbols is the bit length, among bit sequences indicating lottery values.例文帳に追加

上記変換規則は抽選値を示すビット列のうち、より下位のビットを含み特別図柄の表示に使用されるブロック数をビット長とするビット列から図柄パターン値を決定する旨を定める。 - 特許庁

If the switch 2 receives the bit pattern, the pulse length discrimination unit discriminates that the time not detecting the edge continues for the first specified time T1 or longer, and afterward the bit synchronization unit starts bit synchronization processing.例文帳に追加

スイッチ２が、このビットパターンを受信すると、パルス長判定部が第１規定時間Ｔ１以上の間、エッジを検出しない状態が続いたと判定し、その後、ビット同期部がビット同期処理を開始する。 - 特許庁

This semiconductor storage device includes: a plurality of bit line pairs each comprising first and second bit lines and extending in a column direction; and a memory cell group connected to the respective bit line pairs and comprising a plurality of memory cells.例文帳に追加

半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。 - 特許庁

A data block formation section 32 forms a data block in which both the bit data of the higher order bit and the lower order bit in all dot elements concerning the image data are arranged.例文帳に追加

データブロック生成部３２が、画像データに係る全てのドットデータ要素における、上位ビットのビットデータが連続して配列されているとともに、下位ビットのビットデータが連続して配列されているデータブロックを生成する。 - 特許庁

Spare memory array block is configured to be selected by the 12-bit row address of 4K cycle out of the 13-bit row address of 8K cycle excluding the most significant row address bit RA13.例文帳に追加

予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。 - 特許庁

In such a case as this, since areas where the wiring 700 and the bit lines BL0-BL4 run along with each other are equal to one another for each bit line, the coupling capacitances between the wiring 700 and each of bit lines BL0-BL4 are equalized.例文帳に追加

このとき、配線７００とビットラインＢＬ０〜ＢＬ４とが並走する面積は各ビットラインについて均等になるので、配線７００と各ビットラインＢＬ０〜ＢＬ４との間の結合容量が均一化される。 - 特許庁

For example, in signal point arrangement of eight-PSK, the ratio of a communication speed of a data bit string to an encoded sound information bit string is 2: 1, and two bits in a high order are assigned to data and one bit in a low order is assigned to a sound signal sequence, respectively.例文帳に追加

例えば、8PSKの信号点配置において、データビット列と符号化音声情報ビット列の通信速度の比を2：1とし、上位２ビットをデータに、下位１ビットを音声の信号系列に夫々に割り当てる。 - 特許庁

A bit-rate decision processor 1-4 outputs a data-deletion timing signal 1-(N) to a data-output switch 1-5 and a data-input switch 1-6, when the exceeding of a target bit rate of an effective bit rate is decided.例文帳に追加

ビットレート判定処理部１−４は、実効ビットレートが目標ビットレートを超えると判定すると、データ出力スイッチ１−５とデータ入力スイッチ１−６とにデータ削除タイミング信号１−（Ｎ）を出力する。 - 特許庁

An error detection unit 102 specifies the information bit value and the CRC bit value from the received data, and reads out a CRC value corresponding to the specified information bit value from the pattern restricted CRC table storage unit 104.例文帳に追加

エラー検出部１０２は、受信データから情報ビットの値とＣＲＣビットの値を特定し、特定した情報ビットの値に対応するＣＲＣの値をパターン限定ＣＲＣテーブル記憶部１０４から読み出す。 - 特許庁

The correction coefficient prediction circuit 6 predicts correction coefficient predicted value in a bit among the bits of white data in the main scanning direction, on the basis of at least a preceding adjacent bit to the bit in the main scanning direction.例文帳に追加

補正係数予測回路６は、白データの主走査方向ビット中のあるビットの補正係数予測値を、前記あるビットよりも主走査方向において前の隣接ビットを少なくとも基にして予測する。 - 特許庁

To provide a phase comparator, a PLL circuit, an FLL circuit, a bit synchronization circuit, and a receiver for reducing bit errors and carrying out bit judgement accurately even when a transmission signal has a low S/N ratio.例文帳に追加

伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供する。 - 特許庁

A bit map image generating means 107 converts a document data to display the effect that a bit map image exists in an occupied area on the document indicated by occupation area information, using no bit map image data.例文帳に追加

ビットマップイメージ生成手段１０７は、ビットマップイメージデータを用いずに占有領域情報が示す文書上での占有領域にビットマップイメージデータが存在する旨の表示をするように文書データを変換する。 - 特許庁

In the method for forming the embedded bit line, a non-electrolytic metal layer is selectively formed in a groove for bit line formed by etching a substrate, and a silicide film is formed inside the groove for bit line by executing a silicide process.例文帳に追加

埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 - 特許庁

To eliminate a mixture of an interference noise generated at one bit line with the other bit line of adjacent bit lines in a semiconductor memory having two transistors and one capacitor in one memory cell.例文帳に追加

一のメモリセルに２つのトランジスタ及び１つのキャパシタを有する半導体記憶装置において、互いに隣接するビット線同士のうち、一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにする。 - 特許庁

An encoder 100 further comprises a zigzag encoder 120 for calculating a redundancy bit for a current segment, wherein a redundancy bit of an earlier segment in the order is used when calculating the redundancy bit for the current segment.例文帳に追加

符号器１００は、今次のセグメントの冗長ビットを計算するジグザグ符号器１２０をさらに備え、今次のセグメントの冗長ビットを計算するときには、前記順序における前のセグメントの冗長ビットを使用する。 - 特許庁

In further detail, the additional bit control circuit includes: a data inversion control circuit for generating an additional bit for a low power consumption mode; and an error detection control circuit for generating an additional bit for a high reliability mode.例文帳に追加

より詳細には、付加ビット制御回路は、低消費電力モード用の付加ビットを生成するデータ反転制御回路と、高信頼性モード用の付加ビットを生成するエラー検出制御回路と、を含む。 - 特許庁

When data is read out from and written to an input/output part, a pair of bit lines (BL0, the inverse of BL0) and a pair of bit lines (BL2, the inverse of BL2) which are adjacent to both sides of a pair of selected bit lines are set to an equipotential state.例文帳に追加

入出力部へのデータの読み出しおよび書き込みの際に、選択されたビット線対の両側に隣接するビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）を等電位の状態にする。 - 特許庁