「Decoder」に関連した英語例文の一覧と使い方(120ページ目) - Weblio英語例文検索

A latch circuit LT 110 for holding an access flag showing the presence/nonpresence of access, is provided on a row decoder 100 arranged so as to correspond to each block and the access flag held in the latch circuit LT 110 can be read out.例文帳に追加

各ブロックに対応して設けられているロウデコーダ１００に、アクセスがあったかどうかをアクセスフラグとして保持するラッチ回路ＬＴ１１０を設け、このラッチ回路ＬＴ１１０に保持されているアクセスフラグを読み出すことができるようにする。 - 特許庁

A decoder 104 performs switching control of reception and/or reproduction for communication data which are received from an external device via a first medium like the Internet and for broadcast data which are received from a broadcasting station via a second medium like a broadcasting network.例文帳に追加

デコーダ１０４は、外部装置からインターネットのような第１のメディアを介して受信した通信データ及び放送局から放送網のような第２のメディアを介して受信した放送データの受信及び／又は再生の切り換え制御を行う。 - 特許庁

In this method, each code length decoding means is provided with a mask for masking all the bits related to all the former code words and a pseudo length decoder for performing a pseudo length decoding process before finding the real length of one word.例文帳に追加

この方法において、各コード長復号手段において、すべての前のコード語に関連するすべてのビットをマスクするマスク装置と、１つのコード語の実際の長さを見出す前に擬似長復号処理を行う擬似長復号器とを備える。 - 特許庁

In this decoder, a non-determination decoding processing section 32 continuously decodes the variable length code data, and completes the decoding processing for the processing target block when the variable length code data are decoded by only "64" as the maximum number owned by the macroblock.例文帳に追加

また本発明は、無判定復号処理部３２によって可変長符号データを連続的に復号し、マクロブロックが有する最大数である「６４」だけ可変長符号データを復号した場合に処理対象ブロックに対する復号処理を終了する。 - 特許庁

When previously registered code words coincide with the encoded data outputted from the left shift 102, a specific symbol generation decoder 103 asserts (='1') the bit data and M bits obtained by adding the corresponding symbol data, code word length and added bit length.例文帳に追加

特定シンボル生成デコーダ１０３は、予め登録してある符号語と左シフト部１０２からの符号化データとが一致する場合、ヒット信号をアサート（=“１”）し、対応するシンボル・データ及び符号語長と付加ビット長を加算したＭビットを出力する。 - 特許庁

The decoder selects decoding data decoded by one decoding processing section capable of completing the decoding processing for the processing target block at the highest speed, out of a termination determination decoding processing section 30 and the non-determination decoding processing section 32.例文帳に追加

そして本発明は、終端判定復号処理部３０及び無判定復号処理部３２のうち、最も速く処理対象ブロックに対する復号処理を終了し得る一の復号処理部によって復号された復号データを選択するようにする。 - 特許庁

If a switching end device receives media output notification from a switching source device, a switch 401 is connected with a contact B, and all image data stored in an extended media buffer 402 are inputted in a decoder 201 from a head frame (I frame).例文帳に追加

切替先デバイスが切替元デバイスからメディア出力通知を受け取ると、スイッチ４０１は接点Ｂと接続し、拡張メディアバッファ４０２に蓄積されているすべての画像データが、先頭フレーム（Ｉフレーム）よりデコーダ２０１に入力される。 - 特許庁

The transmission line information LC on the output of the estimation apparatus 33 of the transmission line information and the demodulation signal amplitude sequence {rX} are multiplied in a multiplier 34 to be applied to an error correction decoder 35, then a decoding sequence having few errors can be acquired.例文帳に追加

この伝送路情報推定器３３の出力の伝送路情報Ｌ_Ｃと、復調信号振幅系列｛ｒ_Ｘ｝とが、掛け算器３４で、掛け合わされて、誤り訂正復号器３５に印加され、誤りの少ない復号系列を得ることができる。 - 特許庁

When the value becomes the count limit value in the timer, an over flow signal is outputted from a decoder 13, the baud rate timer is counted from 1/N (N is an integer being larger than two) of the count limit value and also a source clock from a prescaler 15 is set to 1/N.例文帳に追加

ボーレート・タイマがカウント制限値になったとき、デコーダ１３からオーバ・フロー信号を出力してカウント制限値の１／Ｎ（Ｎは２以上の整数）からボーレート・タイマをカウントさせるとともに、プリスケーラ１５からのソース・クロックを１／Ｎとする。 - 特許庁

BIT RATE REDUCTION APPARATUS AND METHOD THEREOF, IMAGE ENCODER AND METHOD THEREOF, IMAGE DECODER AND METHOD THEREOF, IMAGE ENCODING PROGRAM AND RECORDING MEDIUM WITH THE ENCODING PROGRAM RECORDED THEREON, AND IMAGE DECODING PROGRAM AND RECORDING MEDIUM WITH THE DECODING PROGRAM RECORDED THEREON例文帳に追加

ビットレート低減装置及びその方法と、画像符号化装置及びその方法と、画像復号装置及びその方法と、画像符号化プログラム及びそのプログラムを記録した記録媒体と、画像復号プログラム及びそのプログラムを記録した記録媒体 - 特許庁

When receiving a freeze request via a user interface 101, a freeze control section 103 controls a switch 113 to prevent output of image data from a decoder 111 to a display device 114 and the display device 114 continuously displays a still picture.例文帳に追加

ユーザ・インターフェース１０１を介してフリーズ要求があった場合、フリーズ制御部１０３がスイッチ１１３を制御してデコーダー１１１から表示装置１１４へ画像データが出力されなくなり、表示装置１１４は、静止画像を表示し続ける。 - 特許庁

Prediction is calculated by pixel data of a prediction tap generated in a prediction tap data generating part 5 and a prediction coefficient set supplied from the ROM 8 so that a prediction picture signal is generated with respect to the output picture signal of the decoder 1.例文帳に追加

予測タップデータ生成部５で抽出された予測タップの画素データと、ＲＯＭ８から供給される予測係数セットとによる予測演算を行うことによって、復号器１の出力画像信号に対して、予測画像信号が生成される。 - 特許庁

In the signal processing unit of this invention, a decoder 6 separates a digital audio signal of a multi-channel of 5.1 ch from an audio bit stream signal 40 and a down mix signal processing means 3 employs down mix processing to convert the digital audio signal of 5.1 ch into a digital audio signal of 2.1 ch.例文帳に追加

本発明の信号処理装置では、デコーダ６はオーディオビットストリーム信号４０を５．１ｃｈのマルチチャンネルのデジタルオーディオ信号に分離し、ダウンミックス信号処理手段３はダウンミックス処理により２．１ｃｈのデジタルオーディオ信号に変換する。 - 特許庁

When a branch destination register setting instruction is executed before the branching, a decoder 1 outputs a branch destination register setting signal 30 and stores a branch destination instruction 53 that is read out of the memory 51 and a branch destination address 52 in the register 50.例文帳に追加

分岐に先駆けて分岐先レジスタ設定命令が実行されると、デコーダ１は分岐先レジスタ設定信号３０を出力し、分岐先命令メモリ５１より読み出された分岐先命令５３と分岐先アドレス５２を分岐先レジスタ５０に格納する。 - 特許庁

A part for measuring the amount of memory storage 241 measures the amount of image data storage in a data buffer memory 212 provided on a preceding stage of an MPEG 2 decoder part 22 to compare the storage amount with a preset value in order to determine a situation of an IP network or the like.例文帳に追加

ＩＰネットワークなどの状況を判定するために、ＭＰＥＧ２デコーダ部２２の前段に設けられたデータバッファメモリ２１２の画像データの蓄積量を、メモリ蓄積量計測部２４１で計測し、予め設定された値と比較する。 - 特許庁

A column side decoder 25 of a serial EEPROM 21 is provided with inverters 27, 28, when batch write-in/erase of data is performed for a memory cell 22, timing at which a batch erase/write-in signal IN is outputted to level shifters 8A-8H respectively is varied.例文帳に追加

シリアルＥＥＰＲＯＭ２１のカラム側デコーダ２５にインバータ２７，２８を備えて、メモリセル２２に対してデータの一括書込み／消去を行う場合に、レベルシフタ８Ａ〜８Ｈに一括消去／書込み信号ＩＮを出力するタイミングを夫々変化させる。 - 特許庁

The video signal decoder 2 is synchronized with the reception of base layer bit stream 106, reproduces enhancement layer bit stream 107 from the recording medium 51, and outputs high sampling grate decoded video signal 110 by hierarchically encoding the both.例文帳に追加

映像信号復号化装置２は、ベースレイヤビットストリーム１０６の受信と同期して、記録媒体５１からエンハンスメントレイヤビットストリーム１０７を再生し、両者を階層型復号化して高サンプリングレート復号化映像信号１１０を出力する。 - 特許庁

In an active period, the source bias control circuits 171 control source wires which are not connected with memory cells to be read among source wires selected by a low pre-decoder 150 among the respective source wires to be in a state where the source bias potentials are supplied.例文帳に追加

アクティブ期間に、各ソース線のうちロウプリデコーダ１５０で選択されたソース線のうち読み出し対象のメモリセルとは非接続のソース線が、ソースバイアス制御回路１７１によって、前記ソースバイアス電位が供給された状態に制御される。 - 特許庁

A row address decoder 26 of a semiconductor memory device 10 generates internal row address signals RAD<0:11>, /RAD<0:11> in which the most significant bit and the least significant bit of row address signals RA<0:11>, /RA<0:11> corresponding respectively to address signals A0-A11 are replaced each other.例文帳に追加

半導体記憶装置１０の行アドレスデコーダ２６によって、アドレス信号Ａ０〜Ａ１１にそれぞれ対応する行アドレス信号ＲＡ＜０：１１＞，／ＲＡ＜０：１１＞の最上位ビットと最下位ビットとが入替えられた内部行アドレス信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞が生成される。 - 特許庁

A soft decision Viterbi decoder 6 gathers state transitions corresponding to a plurality of code words by using the least common multiple of the number of bits of code words and the number of bits of sub symbols for the number of bits of the processing unit and uses amplitude information of the sub symbols to carry out soft decision Viterbi decoding.例文帳に追加

軟判定ビタビ復号器５で、符号語のビット数とサブシンボルのビット数の最小公倍数を処理単位ビット数として、複数符号語に対応する状態遷移をまとめて、サブシンボルの振幅情報を使って軟判定ビタビ復号する。 - 特許庁

If sufficient reduction of error rate is achieved or the operation is required to be sustained while resisting against reduction of the power supply voltage, only the first block 12a is used thus preventing increase of current consumption in a Vierbi decoder 1.例文帳に追加

これにより、エラーレートの低減が十分に達成されるか、あるいは電源電圧の低減に対抗して動作を継続する必要がある場合には、第一ブロック１２ａのみを使用することでビタビ復号装置１の消費電流増大を防止できる。 - 特許庁

The inventive decoder 2 estimates the frequency distribution of original transform coefficients based on the frequency distribution of quantized index value, generates a random number depending on the estimated frequency distribution and calculates a dequantization value by using the generated random number.例文帳に追加

しかしながら、本復号化装置２は、量子化インデクス値の頻度分布に基づいて、元の変換係数の頻度分布を推定し、推定された頻度分布に応じた乱数を発生させ、発生させた乱数を用いて逆量子化値を算出する。 - 特許庁

To provide a moving image reproducing device which does not impose a psychological load on a user when data to be received can not be received and information lacks, and information such as an IDR picture for refreshing the decoding operation of a decoder can not be received for a long period of time.例文帳に追加

受信すべきデータが受信できず情報が欠損した場合であって、ＩＤＲピクチャといった復号器の復号動作をリフレッシュする情報を長時間受信できない場合に、ユーザに心理的負担がかからないようにする。 - 特許庁

To provide a moving picture encoding/decoding method that can compress a picture the pixel resolution in one frame of which partially differs into one data stream so as to allow decoder side to select the resolution in the unit of frames and indicate an image with zooming according to the preference of a user.例文帳に追加

１個のフレーム内の画素解像度が部分的に異なる画像を１本のデータストリームに圧縮でき、復号側における解像度の選定をフレーム単位で行えるようにし、ユーザの好みに応じた画像のズーム表示を可能とする。 - 特許庁

To provide an image encoder and an image decoder wherein dissidence between encoding processing and decoding processing of an image associated with an area reallocation (reallocation of a storage capacity of storage areas of a long time memory and a short time memory) is avoided.例文帳に追加

フレームメモリの領域再配分（長時間メモリと短時間メモリの記憶領域の記憶容量の再配分）に伴う画像の符号化処理と復号化処理の不一致を回避した画像符号化装置および画像復号化装置を提供する。 - 特許庁

In the case of starting an operation of the receiver by a control section 305, a TS separator 301 demultiplexes program arrangement information multiplexed on a transport stream, and a program arrangement information decoder 302 decodes the extracted program arrangement information.例文帳に追加

制御部３０５により受信機の動作が開始されると、トランスポートストリームに多重されている番組配列情報をＴＳ分離器３０１により取り出し、取り出された番組配列情報を番組配列情報復号器３０２により復号する。 - 特許庁

A Viterbi decoder control circuit recognizes the timing for changing a transmission mode A to a mode B, keeps a changing control signal set on, until the last symbol in the transmission mode A is outputted at a time (1) after an inputting time (J) thereof to a pass memory, and outputs it to an ACS circuit.例文帳に追加

ビタビ復号器制御回路は、伝送モードＡ→Ｂの切替タイミングを認識し、伝送モードＡの最終シンボルがパスメモリに入力する時点（Ｊ）から出力する時点（１）まで切替制御信号をオンにして、ＡＣＳ回路に出力する。 - 特許庁

Storage information of the column redundant information storage circuit is transferred to a redundant information locking circuit to be arranged in spare column decoder bands 2W and 2E adjacent to a data path, is decoded in the spare decoders bands at the time of accessing the column, and a page is selected.例文帳に追加

このコラム冗長情報格納回路の格納情報は、データパスに隣接するスペアコラムデコーダ帯（２Ｗ，２Ｅ）に配置される冗長情報保持回路へ転送し、コラムアクセス時にスペアデコーダ帯においてデコードしてページ選択を行なう。 - 特許庁

In the case of displaying a bar graph in the display 7, segment elements (which are recognized as a numeral '1') which are to be regarded as the bar of a vertical direction are displayed in respective numeric display parts a, b, c, d according to the driving signal (signal from a decoder 6) of the display device 7.例文帳に追加

表示器７にバーグラフ表示する場合は、各数値表示部ａ、ｂ、ｃ、ｄにおいて縦方向のバーと見なされるセグメント要素（数字「１」と認識される要素）を表示器７の駆動信号（デコーダ６からの信号）に応じて表示させる。 - 特許庁

To provide an erasing method of a NAND flash memory device capable of preventing the leakage current of a high voltage transistor by applying a negative voltage to the well of the high voltage transistor used as an X decoder, and correcting an eraser disturbance failure.例文帳に追加

Ｘデコーダとして用いられる高電圧トランジスタのウェルに負の電圧を印加して高電圧トランジスタの漏れ電流を防止し、イレイザディスターバンスフェールを改善することが可能なＮＡＮＤフラッシュメモリ素子の消去方法を提供する。 - 特許庁

To provide a data processor which is capable of reducing memories in storage capacity, reducing its power consumption, and furthermore increasing its processing in throughput as a whole, and to provide a wireless device, a decoder, a data processing method and a data processing program.例文帳に追加

メモリの記憶容量を減少することができ、消費電力を減少することができ、更に処理全体のスループットを向上することができるデータ処理装置、無線装置、復号装置、データ処理方法及びデータ処理プログラムを提供する。 - 特許庁

When the attribute of the packet is coincident with the attribute of the packet stored in an internal table 24, an FEC control section 23 allows the FEC decoder 22 to carry out the error correction of the packet and the FEC encoder 21 to add the error correction code to the packet.例文帳に追加

ＦＥＣ制御部２３は、パケットの属性が内部テーブル２４に格納されるパケットの属性と一致する場合に、ＦＥＣデコーダ２２にパケットの誤り訂正を行なわせ、ＦＥＣエンコーダ２１にパケットに誤り訂正符号を付加させる。 - 特許庁

When receiving a command signal R3 denoting fast forwarding reproduction of the contents reproduced at present from the command reception section 40, the CPU 301 outputs an advertisement commercial signal CM 2 included in the read TV broadcast signal S1 to an AV decoder 60.例文帳に追加

ＣＰＵ３０１は、指令受信部４０より現在再生しているコンテンツを早送り再生する旨の指令信号Ｒ３を受けた場合、読み込んだＴＶ放送信号Ｓ１に含まれる宣伝広告信号ＣＭ２をＡＶデコーダ６０へ出力する。 - 特許庁

Moreover, a N-type buried diffusion (BDN) layer and a P-type buried diffusion (BDP) layer are adopted to replace the contacts in the layout of conventional decoder, such that the layout can be simplified and the bump pad pitch thereof can be decreased.例文帳に追加

また、Ｎ型埋込拡散（ＢＤＮ）層及びＰ型埋込拡散（ＢＤＰ）層を採用して従来のデコーダのレイアウトにおけるコンタクトを置換しているので、レイアウトを簡素化できるとともにそのバンプパッドのピッチを減少させることができる。 - 特許庁

A spectrum pattern of a speech extracted from the text conversion circuit 14 is supplied to a spectrum analyzing circuit 17 and a mouth image of the picture signal from the decoder 6 is supplied to an image recognition circuit 18 for detecting a point of time where speakers change.例文帳に追加

さらにテキスト化回路１４で抽出される音声のスペクトラムパターンがスペクトラム解析回路１７に供給され、デコーダ６からの映像信号の口元画像が画像認識回路１８に供給されて、話者の交替の時点が検出される。 - 特許庁

From among the programs in the ROM 111, the CPU 112 reads only a program for the decoder LSI corresponding to the kind of the input content data into a predetermined area in the SDRAM 109 correspondingly to the kind of the content data.例文帳に追加

ＣＰＵ１１２によって、ＲＯＭ１１１内のプログラムのなかから、入力されたコンテンツデータの種類に対応したデコーダＬＳＩ用プログラムのみを、前記コンテンツデータの種類に対応して予め定められたＳＤＲＡＭ１０９内の領域に読み込む。 - 特許庁

To provide a method for reading dual bit memory cells and a y- decoder system configured for reading two sides by using a multi-reference cell by reading two sides especially in reading of dual bit memory cells.例文帳に追加

本発明の課題は、デュアルビット・メモリセルの読み取りに関し、特に、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置を提供することを目的とする。 - 特許庁

The circuit further includes a decoder circuit that applies a decoding algorithm to the first output to yield a decoded output, and a phase shift circuit that phase-shifts the decoded output such that a second phase of the data set is provided as a phase shifted output.例文帳に追加

復号出力を生じるように第１の出力に復号アルゴリズムを適用するデコーダ回路と、データセットの第２の位相が、位相シフトされた出力として供給される復号出力を位相シフトする位相シフト回路とを含む。 - 特許庁

When a decoder decodes data which have had start code emulation prevention data inserted, it can easily identify legitimate start codes and then can remove the start code emulation prevention data to provide the original data which are protected.例文帳に追加

復号器は、開始符号エミュレーション防止データが挿入されているデータを復号する際、正規の開始符号を容易に特定することができ、次に、開始符号エミュレーション防止データを除去して、保護されていた元のデータを提供することができる。 - 特許庁

A DCXO 14 outputs a system clock clk as a reference signal to a phase generation circuit 5 so as to synchronize with a reference time code extracted from an MPEG decoder 12, and outputs a phase adjustment signal pase-shift at a predetermined timing.例文帳に追加

ＭＰＥＧデコーダ１２から抽出された基準時刻コードに位相同期するようにＤＣＸＯ１４は基準信号としてのシステムクロックｃｌｋを位相生成回路５に出力すると共に、所定のタイミングで位相調整信号pase-shiftを出力する。 - 特許庁

A convolution decoder 16 convolves and decodes a convolution encoding output from the side of an encoding device.例文帳に追加

復号側では畳み込み復号化出力に付加されている誤り検査符号を用いて伝送誤りを検査した結果に応じて復号化出力を調整する際、音声復号処理が施された後の音声信号としての連続性を保つ必要がある。 - 特許庁

A liquid crystal driving device 1000 supplies a reference voltage selected from 2^6 reference voltages V1 to V64 for gradation display, which a reference voltage generation circuit 100 generates, by the decoder circuit 1 to a liquid crystal device as a gradation display voltage.例文帳に追加

液晶駆動装置１０００は、基準電圧発生回路１００が発生する2^６階調表示用の基準電圧Ｖ１〜Ｖ６４の中から、デコーダ回路１で選択した基準電圧を階調表示電圧として液晶装置へ供給する。 - 特許庁

A client terminal 110 performs decoding processing for the read color code information 20, transmits the decoded information to a decoder server 120, acquires reproduced content information 40, based on the content information 40, accesses a content server 130 and acquires the content data.例文帳に追加

クライアント端末１１０は、読み取ったカラーコード情報２０のデコード処理を行い、デコード情報をデコーダサーバ１２０に送信し、再生されたコンテンツ情報４０を取得し、コンテンツ情報４０を基に、コンテンツサーバ１３０にアクセスし、コンテンツデータを取得する。 - 特許庁

The reproduced signal of the HD DVD 23 of a HD (High Definition) DVD standard by a HD DVD drive 24 is decoded by a decoder 20, and then transmitted from the video voice reproducing device 1 through HDMI (High Definition Multimedia Interface) to a TV 3 via a cable 2.例文帳に追加

ＨＤ ＤＶＤドライブ２４によるＨＤ（High Definition） ＤＶＤ規格のＨＤ ＤＶＤ２３の再生信号は、デコーダ２０でデコードされた後、ＨＤＭＩ（High Definition Multimedia Interface）を介して映像音声再生装置１から、ケーブル２を介してＴＶ３へ伝送される。 - 特許庁

A video/VBI data decoder 7 extracts the packets from the VBI of the video tape 6, composes them to generate a file, displays the file on a prepared browser and outputs the video data on the video tape to a video output device 3 as they are.例文帳に追加

映像／ＶＢＩデータデコーダ７は、ビデオテープ６のＶＢＩからパケットを取り出し複合してファイルを作成し予め備えたブラウザにより表示するとともに、ビデオテープにおける映像データはそのまま映像出力装置３へ出力する。 - 特許庁