「field-effect」に関連した英語例文の一覧と使い方(90ページ目) - Weblio英語例文検索

The cascode connection circuit of two field effect transistors (hereinafter, referred to "FET") comprises a first FET having a grounded source, a second FET having a source connected with the drain of the first FET, and a Schottky barrier diode having an anode connected with the source of the first FET, and a cathode connected with the gate of the second FET.例文帳に追加

２つの電界効果型トランジスタ（以下、「ＦＥＴ」という。）がカスコード接続されたカスコード接続回路であって、ソースが接地された第１のＦＥＴと、ソースが第１のＦＥＴのドレインに接続された第２のＦＥＴと、アノードが第１のＦＥＴのソースに接続され、カソードが第２のＦＥＴのゲートに接続されたショットキーバリアダイオードとを備えている。 - 特許庁

The field effect transistor comprises an insulation layer 11, a source electrode 12 and a drain electrode 13 which are located on the insulation layer 11, an active region 14 which is located between the source electrode 12 and the drain electrode 13 on the insulation layer 11, and a gate insulation film 15 and a gate electrode 16 which are formed on the active region 14.例文帳に追加

絶縁層１１と、絶縁層１１上に配置されたソース電極１２およびドレイン電極１３と、絶縁層１１上であって且つソース電極１２とドレイン電極１３との間に配置された能動領域１４と、能動領域１４上に形成されたゲート絶縁膜１５と、ゲート電極１６とを備える。 - 特許庁

To provide polyester staple fibers usable as a binder fiber in production of a nonwoven fabric with a dry and a wet system, imparting a high adhesion effect even in thermal adhesion at a lower temperature and improving processing speed, and preferably usable as a nonwoven fabric used in a specific field such as a filter cloth in water processing or in osmosis membrane, etc.例文帳に追加

乾式や湿式不織布の製造においてバインダー繊維として好適に用いることができ、熱接着処理温度が低くても接着効果が高く、加工速度を向上させることができ、さらには、水処理用のろ過布や浸透膜等の特殊分野に使用する不織布にも好適に用いることができるポリエステル短繊維を提供する。 - 特許庁

The bias circuit for use with a receiving amplifier is so constructed that a resistor is connected in series between a drain electrode of a field effect transistor and a drain bias terminal, at least two resistors are connected in series between the drain electrode and a gate bias terminal, and a junction connecting two of the two or more series-connected resistors is connected to a gate electrode.例文帳に追加

バイアス回路は、受信用増幅器に用いられるバイアス回路であって、電界効果型トランジスタのドレイン電極とドレインバイアス端子の間に抵抗が直列に接続され、上記ドレイン電極とゲートバイアス端子の間に少なくとも２個以上の抵抗が直列に接続され、上記直列接続された２個以上の抵抗のうち２個の抵抗が接続される接続点を上記ゲート電極に接続する。 - 特許庁

In a system for modeling an integrated circuit having at least an insulated gate field effect transistor, this system includes a generation means (MLB) for defining a parameter showing a mechanical stress applied to a transistor active region, and a processing means (MT) for determining at least a plurality of electrical parameter (P) for a transistor by considering the stress parameter.例文帳に追加

少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路をモデル化するシステムにおいて本システムは、トランジスタの動作領域に加えられる機械的応力を表すパラメータを定義する生成手段（MLB）と、 応力パラメータを考慮してトランジスタの少なくともいくつかの電気パラメータ（P）を決定する処理手段（MT）とを含む。 - 特許庁

The semiconductor memory comprises a field effect transistor using the interface of a ferroelectric film 3 and a semiconductor film 4 as a channel and having a gate electrode 2 to which a voltage for controlling the polarization state of the ferroelectric film 3 is applied, and source and drain electrodes 5 and 6 provided at both ends of the channel and detecting a current flowing on the channel depending on the polarization state.例文帳に追加

強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。 - 特許庁

To provide a semiconductor substrate in which a semiconductor layer formed on one substrate can be formed on other substrate by joining substrates with an insulating film disposed therebetween, and in this case the semiconductor substrate is manufacturable easily, while keeping a good crystalline structure without damaging the crystalline structure of the semiconductor layer, a field effect transistor, an integrated circuit and a method for manufacturing the semiconductor substrate.例文帳に追加

絶縁膜を介在させて基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、この際に当該半導体層の結晶構造を損傷させることなく、高品質な結晶構造を維持したまま簡単に製造できる半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法を提案する。 - 特許庁

To provide a semiconductor device and its manufacturing method using an SOI (silicon on insulator) substrate capable of high integration that is achieved by solving the problem of breakdown voltage lowering between source and drain which has been a problem in the conventional SOI FET (field effect transister), and by efficiently arranging a body contact region that may be a problem for achieving high integration.例文帳に追加

従来のＳＯＩ電界効果トランジスタの問題点であった、ソース／ドレイン間耐圧の低下を解消するとともに、高集積化に対して問題となるボディコンタクトの領域を効率的に配置することにより、高集積化を可能としたＳＯＩ基板を用いた半導体装置およびその製造方法を提供する。 - 特許庁

To provide a method and an apparatus for implanting a hetero element into a semiconductor device, which enable implanting of a hetero element into a semiconductor device with its concentration controlled without damage to the semiconductor device, and are useful for the manufacture of an integrated circuit using a MOS field effect transistor (MOSFET) whose channel length is on the submicron order or less.例文帳に追加

異種元素を半導体素子に損傷を与える事なく、元素濃度を制御して導入する事ができ、特にチャンネル長がサブミクロン以下のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を用いた集積回路の製造に有用である半導体素子への異種元素の導入方法及び装置を提供する。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

In the semiconductor device having a high performance field-effect transistor in which a channel region is formed of a carbon nanotube 1, chirality (n, m) of the carbon nanotube 1 is represented by n-m=3p+1, or n-m=3p-1 where p is an integer, and tensile or compression distortion occurs in the direction parallel with the carbon nanotube.例文帳に追加

チャネル領域がカーボンナノチューブ１で形成された電界効果トランジスタを有する半導体装置であって、カーボンナノチューブ１のカイラリティ（ｎ，ｍ）がｐを整数としてｎ−ｍ＝３ｐ＋１で、あるいは、ｎ−ｍ＝３ｐ−１で表され、カーボンナノチューブの軸と平行方向に引張り、あるいは、圧縮ひずみが加わっていることを特徴とする半導体装置。 - 特許庁

Information can be recorded without applying a magnetic field by a magnetic memory utilizing the above, when a ultrahigh-density nonvolatile memory element is formed, size of a memory cell is made small, interval between cells is narrowed, and an effect is obtained such that information loss and reliability loss at recording information can be suppressed.例文帳に追加

これを利用した磁気メモリーによれば、磁場を印加しなくても情報を記録することが可能で、超高集積度不揮発性メモリー素子を形成する時、メモリーセルの大きさが小さくなりセル間の間隔が狭まり発生する情報流失と情報記録時の信頼度損失を抑制できる効果がある。 - 特許庁

To provide a semiconductor device such as an organic field effect transistor in which source and drain electrodes have superior adhesiveness to a base, in which ohmic contact sufficient to a semiconductor layer is formed in a contact region with a current passage, and which has an electrode structure that can be manufactured with good productivity in a simple process; and to provide a manufacturing method of the device.例文帳に追加

ソース及びドレイン電極が、下地に対する優れた密着性を有し、かつ、電流通路との接触域において半導体層に対し良好なオーミック接触を形成し、しかも簡易な工程で生産性よく製造できる電極構造を有する、有機電界効果トランジスタなどの半導体装置及びその製造方法を提供すること。 - 特許庁

To provide a calcium ion-independent smooth muscle anomalous shrinkage inhibitor that is uneffective on the calcium ion-independent physiological smooth muscle shrinkage, an injection composition for treating the cardiovascular diseases caused by smooth muscle anomalous shrinkage, a prophylactic and/or therapeutic agent for black out and narrowed visual field, reduction of the side-effect of the chemical-inducing orthostatic hypotension and Rho- kinase signal transduction system inhibitor.例文帳に追加

カルシウムイオン依存性の生理的な平滑筋収縮に影響しない、カルシウムイオン非依存性の平滑筋異常収縮の抑制剤、血管平滑筋異常収縮に起因する循環器系疾患治療用の注射用組成物、暗黒視症および視野狭窄の予防および／または治療剤、薬物誘発起立性低血圧の副作用軽減剤およびＲｈｏキナーゼシグナル伝達系の阻害剤の提供。 - 特許庁

The field effect transistor is characterized by a gate oxide formed on a substrate, at least one germanium nano-rod embedded in the gate oxide with its both ends exposed, a source electrode and a drain electrode connected to both ends of the germanium nano-rod, respectively, and a gate electrode formed on the gate oxide between the source electrode and the drain electrode.例文帳に追加

基板上に形成されたゲート酸化物と、ゲート酸化物に埋め込まれ、その両端が露出された少なくとも１つのゲルマニウム・ナノロッドと、ゲルマニウム・ナノロッドの両端とそれぞれ連結されたソース電極及びドレイン電極と、ゲート酸化物上でソース電極及びドレイン電極間に形成されたゲート電極とを具備することを特徴とする電界効果トランジスタである。 - 特許庁

To provide a mobile communication system which limits a transmission output of a mobile station so that the electric field strength around the mobile station is limited within a predetermined range wherein no adverse effect is given on a medical electronic apparatus without the need for revamping the existing mobile station while continuing a mobile communication service.例文帳に追加

移動体通信サービスを継続しながら、移動局周辺の電界強度が医用電子機器などへ悪影響を及ぼさないあらかじめ定められた範囲内に収まるように、移動局の送信出力を制限することのできる移動体通信システムを、既存移動局を改修することなしに提供することを目的とする。 - 特許庁

A heterojunction field effect transistor 1 is fabricated by depositing an AlN buffer layer 3, a first GaN layer 4, an AlGaN barrier layer 5, and a second GaN layer 6 in this order on an SiC substrate 2 whose front face is a C surface, and then forming a source electrode 7, a drain electrode 8, and a gate electrode 9 on the GaN layer 6.例文帳に追加

ヘテロ接合電界効果型トランジスタ１は、表面がＣ面であるＳｉＣ基板２の上にＡｌＮバッファ層３、第１のＧａＮ層４、ＡｌＧａＮバリア層５、および第２のＧａＮ層６をこの順番に積層して、ＧａＮ層６の上にソース電極７、ドレイン電極８およびゲート電極９形成する。 - 特許庁

To prevent in the method of manufacturing a semiconductor device that ions are deeply implanted due to channeling by employing a very simplified means on the occasion of forming, with the ion implantation, a source region and a drain region of a MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) where a gate electrode is formed of a columnar crystal metal such as Mo, Al, and W.例文帳に追加

半導体装置の製造方法に関し、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。 - 特許庁

This field effect transistor further includes a third main terminal D2 positioned and adapted in order to enable a high input resistance control current means CS, which is coupled to the third main terminal D2, cause part e' of the flow of carriers to deviate from the first main terminal S to the third main terminal D2.例文帳に追加

この電界効果トランジスタはさらに第３の主端子（Ｄ２）を含み、この第３の主端子は、その第３の主端子（Ｄ２）に結合された高入力抵抗電流制御手段（ＣＳ）がキャリアの流れの一部（ｅ’）を第１の主端子（Ｓ）から第３の主端子（Ｄ２）に偏向させることができるように配置され構成されている。 - 特許庁

To provide a field-effect transistor manufacturing and etching methods that can (1) form a sidewall on condition of very high selective etching and reduce as much film decrease in an SOI layer as possible in a thin film SOI device, (2) have a stable and high current drive capability, and (3) realize a high yield.例文帳に追加

薄膜ＳＯＩデバイスにおいて、▲１▼超高選択比エッチング条件にてサイドウォールを形成し、ＳＯＩ層の膜減の量を極力低減すること、▲２▼安定した高い電流駆動能力を持つこと、▲３▼高歩留まりを実現することの可能な電解効果トランジスタの製造方法及びエッチング方法を提供する。 - 特許庁

Each of the plurality of field effect transistors 50 includes a source region 130 and a drain region 140 formed with an interval on a substrate 100, a gate 160 formed on the substrate 100 and on the interval, a source contact 172 formed on the substrate 100 and connected to the source region, and a drain contact 182 formed on the substrate 100 and connected to the drain region 140.例文帳に追加

複数の電界効果型トランジスタ５０は、それぞれ、基板１００に間隔を置いて形成されたソース領域１３０およびドレイン領域１４０と、当該間隔上であって基板１００上に形成されたゲート１６０と、基板１００上に形成されソース領域に接続されるソースコンタクト１７２と、基板１００上に形成されドレイン領域１４０に接続されるドレインコンタクト１８２とを含む。 - 特許庁

The semiconductor storage device is provided with a field effect transistor having a gate electrode 3 formed on the bottom face section 1a of a recessed groove provided on the surface of a semiconductor substrate 1 through a gate insulating film 2 and a pair of source/drain diffusion regions 13 and 13 formed on the portions of the surface 18a of the semiconductor substrate 1 corresponding to both sides of the recessed groove.例文帳に追加

半導体基板１の表面に設けられた凹溝の底面部１ａ上にゲート絶縁膜２を介して形成されたゲート電極３と、その凹溝の両側に相当する半導体基板表面１８ａに形成された一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタを備える。 - 特許庁

Output potential variation occurring instantaneously upon turning off the switch is suppressed and a penetration voltage can be brought substantially to zero when a switch comprising n-type and p-type field effect transistors is turned off by applying a voltage Vin-Vdd/2 to the back gate electrode, where Vin is the input voltage of the complementary switch circuit and Vdd is a power supply voltage.例文帳に追加

相補型スイッチ回路の入力電圧をＶｉｎとし、電源電圧をＶｄｄとした場合、Ｖｉｎ−Ｖｄｄ／２の電圧をこのバックゲート電極に印加することにより、スイッチが切れる瞬間に生じる出力電位変動を低減して、ｎ型とｐ型の電界効果トランジスタのスイッチのオフ時の突き抜け電圧をほぼ０にすることができる。 - 特許庁

This measuring method of a target material includes processes for: (a) forming a complex comprising a polypeptide including a VH domain of an antibody for recognizing specifically the target material, a polypeptide including a VL domain of the antibody for recognizing specifically the target material, and the target material; and (b) measuring the complex formed in the process (a) by a field effect transistor sensor.例文帳に追加

目的物質の測定方法において、（ａ）目的物質を特異的に認識する抗体のＶＨ領域を含むポリペプチド、目的物質を特異的に認識する抗体のＶＬ領域を含むポリペプチド、及び目的物質からなる複合体を形成させる工程：及び（ｂ）工程（ａ）で形成された複合体を電解効果トランジスタセンサにより測定する工程：を含む上記の測定方法。 - 特許庁

A liquid crystal device 100 has a side light shield layer 7a perpendicular to a support substrate 10d, formed along both width-directional ends of a lattice-shaped non-display area 100c where a scan line 3a, a capacitance line 5b, a data line 6a and a field effect transistor 30 are formed on the support substrate 10d.例文帳に追加

液晶装置１００では、支持基板１０ｄにおいて、走査線３ａ、容量線５ｂ、データ線６ａおよび電界効果型トランジスタ３０が形成されている格子状の非表示領域１００ｃの幅方向の両端部に沿って、支持基板１０ｄに対して垂直な側部遮光層７ａが形成されている。 - 特許庁

To provide a method for manufacturing a MOS-type field effect transistor for greatly improving the mobility of the electrons and positive holes of an nMOS and a pMOS and increasing speed and reducing power consumption by giving a larger tensile strain than that of a conventional structure laterally to a strain Si channel without increasing the Ge composition of a relaxation SiGe layer.例文帳に追加

緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。 - 特許庁

A field-effect transistor has: a gate insulating film 22; an oxide semiconductor layer 14 containing main constituent elements of Sn, Zn, and O, or Sn, Ga, Zn, and O as an active layer; and an oxide intermediate layer 16 arranged between the gate insulating film 22 and the oxide semiconductor layer 14 and having a resistivity higher than that of the oxide semiconductor layer 14.例文帳に追加

ゲート絶縁膜２２と、活性層としてＳｎ,Ｚｎ及びＯ、又はＳｎ,Ｇａ,Ｚｎ及びＯを主たる構成元素とする酸化物半導体層１４と、ゲート絶縁膜２２と酸化物半導体層１４との間に配置され、酸化物半導体層１４よりも抵抗率が高い酸化物中間層１６と、を有する。 - 特許庁

A length when a width of the gate electrode of the field effect transistor 10 is projected on a linear line connecting respective center points of the first semiconductor magnetic resistance element 11 and the second semiconductor magnetic resistance element 12 is constituted to be a substantially even multiple of a linear distance between respective center points of the first semiconductor magnetic resistance element 11 and the second semiconductor magnetic resistance element 12.例文帳に追加

電界効果トランジスタ１０のゲート電極の幅を第１の半導体磁気抵抗素子１１及び第２の半導体磁気抵抗素子１２の各中心点を結んだ直線に投影した時の長さが、第１の半導体磁気抵抗素子１１及び第２の半導体磁気抵抗素子１２の各中心点の直線距離の略偶数倍であるように構成されている。 - 特許庁

The floating gate type electric field effect transistor Tr has a source 13 and a drain 14 formed in a P type well provided in the N type well of a P type semiconductor board 10, a floating gate 16 formed through a tunnel oxidation film 15 between the sources 13 and the drains 14, and a control gate 18 formed through an interlayer insulation film 17 on the floating gate 16.例文帳に追加

浮遊ゲート型電界効果トランジスタＴｒは、Ｐ型半導体基板１０のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース１３，ドレイン１４と、ソース１３，ドレイン１４間上にトンネル酸化膜１５を介して形成された浮遊ゲート１６と、浮遊ゲート１６上に層間絶縁膜１７を介して形成された制御ゲート１８とを有する。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed on a surface of a substrate (102), an n-type drain side diffusion region 112 and an n-type source side diffusion region 114 arranged on a surface of the p-type low concentration region 110, and an element isolation insulating film 132 and an element isolation insulating film 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

The semiconductor device includes a support substrate 6, an insulating layer 8 formed on the support substrate 6, a semiconductor layer which is formed on the insulating layer 8 and has a thickness partially changing at least at two steps, and an insulating gate type field-effect transistor formed in a semiconductor region containing a region where the semiconductor layer is relatively thick and a region where the semiconductor layer is relatively thin.例文帳に追加

支持基板６と、支持基板６上に設けられた絶縁層８と、絶縁層８上に設けられた部分的に少なくとも厚さが２段階に異なる半導体層と、半導体層の相対的に厚い領域と薄い領域とを含んでなる半導体領域に設けられた絶縁ゲート型電界効果トランジスタと、を有する半導体装置である。 - 特許庁

To provide a current sensor capable of preferably applying to the on board use etc., which is adopted with a constitution that the DC magnetic field, corresponding to the current to be measured, is detected by the modulation of the magnetic flux caused by the Villari effect, and capable of easily and surely polarization, by properly arranging the lead out electrodes for a piezoelectric material to be a vibrator.例文帳に追加

被測定電流に対応した直流磁界をビラリ効果による磁束の変調により検出する構成を採り、振動子となる圧電体材料について引き出し電極を適正に配置して分極を容易，確実に行うことができ、車載用途等に好ましく適用できる電流センサを提供すること - 特許庁

When a current transiently flows through the secondary winding w2, respective ends of the series circuit of the detection windings wd1, wd2 generate a voltage to turn on one of field effect transistors Q1, Q2 and to turn off the other according to a direction of the transient current, such that a voltage having prescribed polarity is generated between respective electrodes of output terminals of a rectification circuit.例文帳に追加

検出用巻線ｗｄ１及びｗｄ２の直列回路の各端は、二次巻線ｗ２に電流が過渡的に流れると、その向きに応じて、整流回路の出力端の各極に所定の極性の電圧が発生するように、電界効果トランジスタＱ１及びＱ２の一方をオンし他方をオフさせるような電圧を発生させる。 - 特許庁

The present invention allows the mobility and transconductance of the field effect transistor to be improved to exceed those of a deep submicron state-of-the-art Si pMOSFET in addition to having a broad operating temperature range from a temperature (425 K) above room temperature down to an extremely low temperature (0.4 K) for enabling high device performance to be achieved even at low temperatures.例文帳に追加

本発明は、室温より上（４２５Ｋ）から極低温（０．４Ｋ）までの広範な温度動作範囲を有し、低温であっても高いデバイス性能が達成可能であることに加えて、ディープ・サブミクロンの現況技術のＳｉ ｐＭＯＳＦＥＴに勝る、移動度および相互コンダクタンスの向上が可能である。 - 特許庁

This field effect transistor is provided with a substrate 6, an insulating layer 5 formed on the substrate 6, a lattice relaxation SiGe layer 4 formed like an island on the insulating layer 5, a distortion Si layer 3 formed on the lattice relaxation SiGe layer 4, a gate insulating layer 2 formed on the distortion Si layer 3, and a gate electrode 1 formed on the gate insulating layer 2.例文帳に追加

基板６と、基板６上に形成された絶縁層５と、絶縁層５上に、島状に形成された格子緩和ＳｉＧｅ層４と、格子緩和ＳｉＧｅ層４上に形成された歪Ｓｉ層３と、歪Ｓｉ層３上に形成されたゲート絶縁層２と、ゲート絶縁層２上に形成されたゲート電極１とを具備する電界効果トランジスタである。 - 特許庁

A step for forming a first insulating film on the semiconductor substrate in the nonvolatile memory transistor region, a step for forming a second insulating film on the first insulating film, a step for forming a third insulating film on the second insulating film, and a step for forming a fourth insulating film on the substrate in the MOS field effect transistor region, are processed simultaneously.例文帳に追加

不揮発性メモリトランジスタ領域の半導体基板上に第１の絶縁膜を形成する工程と第１の絶縁膜上に第２の絶縁膜を形成する工程と第２の絶縁膜上に第３の絶縁膜を形成する工程とＭＯＳ電界効果トランジスタ領域の半導体基板上に第４の絶縁膜を形成する工程とを同時に行う。 - 特許庁

The hetero junction field effect transistor includes: a nitride semiconductor layer including a barrier layer 40 and a cap layer 50 formed on the barrier layer 40; a gate electrode 90 provided on the nitride semiconductor layer so that a lower part of the gate electrode 90 is embedded in the nitride semiconductor layer; and a surface protection film 100 formed on the nitride semiconductor layer and made of an insulation film that does not contain Si.例文帳に追加

本発明に係るヘテロ接合電界効果トランジスタは、バリア層４０及びバリア層４０上に形成されたキャップ層５０を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極９０と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備える。 - 特許庁

Voltage drop Vdc generated between the two ends of field-effect transistors Tr11 and Tr12 interposed in series in the charging/discharging path of the secondary battery B11 and controlling the charging and discharging is measured with a differential amplifier 13, and the case temperature Tc of each transistor is measured with a temperature sensor 21, and the drain-source potential difference Vgs of the transistor is detected.例文帳に追加

二次電池Ｂ１１の充放電路に直列に介挿されて、その充放電を制御する電界効果トランジスタＴｒ１１，Ｔｒ１２の両端間に発生する電圧降下Ｖｄｃを差動増幅器１３を用いて測定すると共に、各トランジスタのケース温度Ｔｃを温度センサ２１で測定し、更にトランジスタのドレイン・ソース間電位差Ｖｇｓを検出する。 - 特許庁

An n-channel or p-channel field effect transistor is characterized in that it has a barrier between a source electrode and a conduction band or a valence band of a semiconductor on which the source electrode abuts, and has such a configuration that electrons or holes which flow through the barrier from the source electrode can be adjusted by a gate voltage.例文帳に追加

ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 - 特許庁

In the CMOS amplifier, p-type and n-type four-terminal double insulation gate field effect transistors are used, and each drain is connected in common and used as an output terminal; while respective first gates are connected and used as a first input terminal, and respective second gates are connected and used as a second input terminal.例文帳に追加

Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタを用い、それぞれのドレインを共通接続して出力端子とし、それぞれの第一のゲートを接続して第一の入力端子とし、それぞれの第二のゲートを接続して第二の入力端子とするＣＭＯＳ増幅器を構成する。 - 特許庁

To enable for a control device to be adopted in a vehicle gauge which instructs in accordance with a pulse signal to normally maintain an waveform of the pulse signal without influenced by a temporary cutoff of a power voltage when the pulse signal is at a high level even if a field-effect transistor with high input impedance is effectively utilized and a condenser with small capacitance is used.例文帳に追加

パルス信号に応じて指示する車両用計器に採用する制御装置において、入力インピーダンスの高い電界効果型トランジスタを有効に活用して、小さな静電容量のコンデンサを用いても、パルス信号のハイレベル中に電源電圧の一時的遮断が生じたときこれに影響されることなくパルス信号の波形を正常に維持するようにすることを目的とする。 - 特許庁

Also, by forming a low resistance layer on a layer having a different N concentration composed of the same metal, the resistance of the n-type gate electrode and the p-type gate electrode is decreased while controlling a work function of them, and the CMOS field effect semiconductor device of further high performance is provided.例文帳に追加

また、そのように同一のメタルで構成されたＮ濃度の異なる層上に低抵抗層を形成することにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることが可能になり、より高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。 - 特許庁

The imaging apparatus is provided with a bypass circuit 200A comprising an inversion circuit 27 including an inverter for receiving the latching results from a latch circuit 25 while inverting, a switch 29 including a field effect transistor for turning on/off current supply to a bypass resistor 28 provided in the bypass circuit 200A, and a driver control circuit 30 for turning the switch 29 on/off depending on a strobe signal thereto.例文帳に追加

ラッチ回路２５のラッチ結果を反転して入力するインバータからなる反転回路２７と、該バイパス回路に設けたバイパス抵抗２８への電流をＯＮ／ＯＦＦさせる電界効果トランジスタからなるスイッチ２９と、該スイッチへ２９のストローブ信号に応じてスイッチのＯＮ／ＯＦＦを制御するドライバ制御回路３０とで構成されるバイパス回路２００Ａを設ける。 - 特許庁

Moreover, the magnetoresistive effect device 5 is equipped with a pair of magnetization setting layers 24L, 24R which are arranged adjacent to both sides of stacked matter consisting of the base layer 21 and the perpendicularly biased magnetic field impression layer 22 and a pair of electrode layers 25L, 25R which are arranged adjacent to both sides of stacked matter consisting of the coupling layer 23 and the MR element 50.例文帳に追加

磁気抵抗効果装置５は更に、下地層２１と縦バイアス磁界印加層２２からなる積層体の両側部に隣接するように配置された一対の磁化設定層２４Ｌ，２４Ｒと、結合層２３とＭＲ素子５０からなる積層体の両側部に隣接するように配置された一対の電極層２５Ｌ，２５Ｒを備えている。 - 特許庁

In a flip-flop circuit comprised of a data input/output section 10, a clock input section 11 and a current supply section 12, bipolar transistors B1-B8 are used for differential pairs of transistors in the data input/output section 10, and field effect transistors N1-N4 are used for differential pairs of transistors in the clock input section 11.例文帳に追加

データ入出力部１０と、クロック入力部１１と、電流供給部１２とによって構成されるフリップフロップ回路において、データ入出力部１０の差動対トランジスタにバイポーラトランジスタＢ１〜Ｂ８を用い、クロック入力部１１の差動対トランジスタに電界効果トランジスタＮ１〜Ｎ４を用いる。 - 特許庁