「first memory」に関連した英語例文の一覧と使い方(79ページ目) - Weblio英語例文検索

The method relates to manufacturing a memory element composed of a first electrode, a second electrode and a variable resistance thin film connected between the first electrode and the second electrode and includes a process for forming a first iron oxide film as a variable resistance thin film and a process for heat treating the first iron oxide film in an atmosphere including no oxygen to change it into a second iron oxide film.例文帳に追加

本発明は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に接続される可変抵抗薄膜から成る記憶素子の製造方法であって、可変抵抗薄膜として、第１の酸化鉄膜を形成する工程と、第１の酸化鉄膜を酸素が存在しない雰囲気で熱処理して、第２の酸化鉄膜へと変化させる工程とを含む事を特徴とする。 - 特許庁

The memory cell includes: a first control gate electrode CG1; a first interpoly insulation film IPD1 formed on the first control gate electrode CG1; floating gate electrodes FG formed on the first interpoly insulation film IPD1; a second interpoly insulation film IPD2 formed on the floating gate electrodes FG; and a second contact gate electrode CG2 formed on the second interpoly insulation film IPD2.例文帳に追加

メモリセルは、第１コントロールゲート電極ＣＧ１と、第１コントロールゲートＣＧ１電極上に形成された第１インターポリ絶縁膜ＩＰＤ１と、第１インターポリ絶縁膜ＩＰＤ１上に形成されたフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成された第２インターポリ絶縁膜ＩＰＤ２と、第２インターポリ絶縁膜ＩＰＤ２上に形成された第２コンタクトゲート電極ＣＧ２と、を有する。 - 特許庁

The semiconductor memory device is provided with a sensing unit including first cross-coupled MOS transistors to sense and amplify difference between voltage applied to a first node and that to a second node, and a unit cell latching data by using second cross-coupled MOS transistor and providing a first signal and a second signal corresponding to the latched data to the first node and the second node.例文帳に追加

本発明の半導体メモリ装置は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える。 - 特許庁

An organic molecule memory comprises a first electrode; a second electrode formed of a material different from that of the first electrode; and an organic molecule layer provided between the first electrode and the second electrode, one end of a resistance change type molecular chain constituting the organic molecule layer being chemically coupled with the first electrode and an air gap being present between the other end of the resistance change type molecule chain and the second electrode.例文帳に追加

第１の電極と、第１の電極と異なる材料で形成される第２の電極と、第１の電極と第２の電極との間に設けられる有機分子層であって、有機分子層を構成する抵抗変化型分子鎖の一端が第１の電極と化学結合し、抵抗変化型分子鎖の他端と第２の電極との間に空隙が存在する有機分子層と、を備える有機分子メモリ。 - 特許庁

Prior to batch erasion, first voltage is applied to control gates 18 of all memory cells in a block to be erased, second voltage having polarity being reverse of the first voltage is applied to a second well, third voltage having the same polarity as the first voltage is applied to the first well, and write-in prior to erasion is performed by injecting electrons to a floating gate 16 by Fowler-Nordheim tunnel phenomenon.例文帳に追加

一括消去に先立って、消去すべきブロック内におけるすべてのメモリセルの制御ゲート１８に第１の電圧を印加し、第２のウェルには第１の電圧と反対の極性の第２の電圧を印加し、第１のウェルには第１の電圧と同じ極性の第３の電圧を印加して、ファウラーノーデハイムトンネル現象により浮遊ゲート１６に電子を注入することで消去前書き込みを行う。 - 特許庁

A memory system 1 comprises a convolution arithmetic section 22 for convoluting a first data row inputted through an input part 10 in a first real number value by function operation based on a chaos dynamical system function, and a controller 20 that associates the first real number value with a data storage position of a storage section 30 and stores the associated data associated with the first data row at the data storage position.例文帳に追加

メモリシステム１は、入力部１０を通じて入力された第１のデータ列をカオス力学系関数に基づく関数演算によって第１の実数値に畳み込む畳み込み演算部２２と、上記第１の実数値を記憶部３０のデータ格納位置に対応づけ、上記第１のデータ列に関連づけられた関連づけデータを上記データ格納位置に格納する制御部２０を備える。 - 特許庁

A control signal generating part generates a first control signal and a second control signal for partially turning on or off a delay synchronous loop in response to first to fifth mode selection signals for selecting an operation mode of the semiconductor memory device, and if the first or second control signal is activated, a part with the first or second control signal applied thereto in the delay synchronous loop is turned off.例文帳に追加

制御信号発生部は、半導体メモリ装置の動作モードを選択する第１ないし第５モード選択信号に応答して遅延同期ループを部分的にターンオンまたはターンオフする第１制御信号および第２制御信号を発生させ、第１または第２制御信号が活性化されれば、遅延同期ループのうち第１または第２制御信号が印加される部分はターンオフされる。 - 特許庁

The apparatus is provided with a boosting circuit 100 boosting power source voltage, a semiconductor memory device 10 driven by boosted first internal voltage, and a voltage monitor circuit 200 monitoring the first internal voltage, the first internal voltage is dropped using a plurality of resistors connected in series, the first internal voltage is dropped within a voltage measuring range decided by a measuring tester, and voltage can be monitored.例文帳に追加

電源電圧を昇圧する昇圧回路１００と、昇圧された第一の内部電圧で駆動する半導体記憶装置１０と、第一の内部電圧をモニターする電圧モニター回路２００とを備え、複数の直列に接続された抵抗を用いて第一の内部電圧を降圧し、測定テスターによって決まる電圧測定範囲内に第一の内部電圧を降圧して電圧モニターすることが可能となる。 - 特許庁

A program method of a nonvolatile memory device of the present invention comprises the steps of: programming a first page flag having information related to operability of a first page program during a first page program operation; and programming a second page flag having information related to operability of a second page program during a second page program operation.例文帳に追加

本発明による不揮発性メモリ装置のプログラム方法は、第１ページプログラム動作の時、前記第１ページプログラムの可否に関連された情報を有する第１ページフラッグをプログラムする段階及び第２ページプログラム動作の時、前記第２ページプログラムの可否に関連された情報を有する第２ページフラッグをプログラムする段階を含む。 - 特許庁

The memory control unit performs first data movement processing for moving all data of the first logical volume to one or more pool volumes other than the first logical volume, and allocates real areas as movement destinations of the data to virtual areas as allocation destinations of real areas as movement sources of the data instead of the real areas.例文帳に追加

記憶制御装置は、第１の論理ボリュームにおける全てのデータを第１の論理ボリューム以外の１以上のプールボリュームに移動する第１のデータ移動処理を行い、その第１のデータ移動処理において、データの移動元の実領域の割当先の仮想領域に、その実領域に代えて、データの移動先の実領域を割り当てる。 - 特許庁

The MRAM device is provided with electrodes (first electrodes) TA1, TA2 of memory cell access transistors on a substrate 51, magnetic tunnel junction elements 86a, 86b electrically connected to the first electrodes TA1, TA2, and a bit line (a second electrode) 91 electrically connected to the first electrodes TA1, TA2 through the magnetic tunnel junction elements 86a, 86b.例文帳に追加

前記ＭＲＡＭ装置は、基板５１上のメモリセルアクセストランジスタの電極（第１電極）ＴＡ１，ＴＡ２、該第１電極ＴＡ１，ＴＡ２に電気的に連結された磁気トンネル接合要素８６ａ、８６ｂおよび該磁気トンネル接合要素８６ａ、８６ｂを通じて第１電極ＴＡ１，ＴＡ２に電気的に連結されたビットライン（第２電極）９１を備える。 - 特許庁

The function of monitoring run-away of the first processor 40 and the control failure of the magnetic bearing, the function of resetting the first processor 40, and the function of collating a memory of the first processor 40, are imparted to the second processor 50.例文帳に追加

磁気軸受の制御を行う第１プロセッサー４０およびその周辺回路３０と、磁気軸受の制御以外を行う第２プロセッサー５０を備えた構成とし、第２プロセッサー５０に、第１プロセッサー４０の暴走および、磁気軸受の制御不良の監視する機能、第１プロセッサー４０をリセットする機能、第１プロセッサー４０のメモリ照合する機能等を持たせる。 - 特許庁

In a hollow part 34 of a body 31 of the oil jet 30A, there are provided a hydraulic pressure responsive type first valve mechanism having a first spherical valve element 42, a valve seat 43 and a first spring 46, and a thermosensitive type second valve mechanism having a second spring 48 formed of a shape memory alloy, a closing member 49 and a biasing spring 51.例文帳に追加

オイルジェット３０Ａの本体部３１の中空部３４内には、球形の第１弁体４２と弁座４３と第１ばね４６とを有する油圧応動式の第１バルブ機構と、形状記憶合金からなる第２ばね４８と閉止部材４９と付勢ばね５１とを有する感熱式の第２バルブ機構とが設けられている。 - 特許庁

Each of the plurality of memory cells comprises: a latch having two inverters in which an input node and an output node of one inverter are connected to an output node and an input node of the other inverter respectively; a first switch that is connected in series with the latch between a first power supply and a second power supply; and a second switch that is connected in parallel with the first switch.例文帳に追加

前記複数のメモリセルは、それぞれ、一方の入力ノード及び出力ノードが他方の出力ノード及び入力ノードにそれぞれ接続された２つのインバータを有するラッチと、第１電源と第２電源との間に前記ラッチと直列に接続された第１スイッチと、前記第１スイッチと並列に接続された第２スイッチとを有する。 - 特許庁

When an activation of the sense amplifier is started, the control circuit makes the first switch DSW0 and the second switch #DSW0 conductive, and disconnects the first switch DSW0 and the second switch #DSW0 corresponding to the digit line D0 or #D0 to which the memory cell to be read is not connected in accordance with a potential difference between the first and the second sense nodes SAN0, #SAN0.例文帳に追加

制御回路は、センスアンプの活性開始時には、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０を導通状態とし、第１、第２センスノードＳＡＮ０、＃ＳＡＮ０の差電位に応じて読み出し対象のメモリセルが接続されないデジット線Ｄ０又は＃Ｄ０に対応する第１スイッチＤＳＷ０又は第２スイッチ＃ＤＳＷ０のいずれか一方を切断状態とする。 - 特許庁

The semiconductor integrated circuit is provided with a first operation mode for operating by using a first power source voltage and a second operation mode for operating by using a second power source voltage lower than the first power source voltage, and also it includes a memory cell including inverter circuits INV1, INV2, the mutual inputs of which are connected to mutual outputs, and a power source control circuit 2.例文帳に追加

半導体集積回路は、第１の電源電圧を用いて動作する第１の動作モードと、第１の電源電圧より低い第２の電源電圧を用いて動作する第２の動作モードとを有し、かつ互いの入力が互いの出力に接続されたインバータ回路ＩＮＶ１，ＩＮＶ２を含むメモリセルと、電源制御回路２とを含む。 - 特許庁

A semiconductor memory device comprises: channel regions of the same conductive type extending in a first direction; a first insulating film provided on the channel regions; a plurality of floating gates provided on the first insulating film; a second insulating film provided on the floating gates; and a control gate provided on the second insulating film.例文帳に追加

実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、チャネル領域上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた複数の浮遊ゲートと、浮遊ゲートの上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた制御ゲートとを備えている。 - 特許庁

A first CPU 11 of an image display device 1 writes an object file stored in a semiconductor memory 2 in a first flash ROM 12 or first EEPROM 14 being a designated device or controls a second CPU 31 to write the object file in a second flash ROM 32 or second EEPROM 34 being a designated device.例文帳に追加

画像表示装置１の第１ＣＰＵ１１は、半導体メモリ２に格納されている対象ファイルを指定されたデバイスである第１フラッシュＲＯＭ１２または第１ＥＥＰＲＯＭ１４に書き込むか、または、第２ＣＰＵ３１を制御して、対象ファイルを指定されたデバイスである第２フラッシュＲＯＭ３２または第２ＥＥＰＲＯＭ３４に書き込ませる。 - 特許庁

An image extracting/compositing means 41 reads out image data representing the first picture and the second picture from a buffer memory 33, detecting a region of object's movement reflected on the first and second pictures by taking the difference of these two image data, and extracts a region of movement from the first and second pictures.例文帳に追加

画像抽出・合成手段４１は、バッファメモリ３３から第１の画像および第２の画像を表す画像データを読み出し、２つの画像データの差分をとることにより、第１の画像および第２の画像に映し出された被写体の動きのある領域を検出し、第１の画像および第２の画像から動きのある領域を抽出する。 - 特許庁

This device has a CPU 21 for displaying part of first image data, while overlapping it on an image displayed on a monitor by changing the transmittance of the first image when these first image data are acquired and for recording and preserving two pieces of image data as a single piece of image data arranged side by side in a flash memory 28 at a time point when second image data are provided.例文帳に追加

第１の画像データを取得すると、その第１の画像データの一部を透過率を変えて表示部２５でモニタ表示される画像に重ね合わせて表示させ、第２の画像データが得られた時点で２つの画像データを左右に並べた１つの画像データとしてフラッシュメモリ２８に記録保存するＣＰＵ２１を有する。 - 特許庁

By causing a tape group information storage section 115 to store a first encryption key and at the same time, causing a tape cartridge memory 51 to store a second encryption key, and generating a third encryption key at encrypted recording into a magnetic tape based on the first and second encryption keys, even when one of the first and second keys is leaked out, decryption of data is prevented.例文帳に追加

第１の暗号鍵をテープグループ情報格納部１１５に記憶させると共に、第２の暗号鍵をテープカートリッジメモリ５１に記憶させ、第１及び第２の暗号鍵を基に磁気テープへ暗号化記録する際の第３の暗号鍵を生成することによって、仮に第１又は第２の鍵の一方が漏洩したときでもデータの復号化を防止する。 - 特許庁

A first image processing part 105 and a second image processing part 110 reproduce a first image and second image based on the first static image data and second static image data stored in a memory device 24, respectively, by use of a superimpose part 106, and these images are superposed and displayed on the screen of a display device 22.例文帳に追加

ＣＰＵ１０１の制御に基づいて第１画像処理部１０５と第２画像処理部１１０が、スーパーインポーズ部１０６を用いて、記憶装置２４に記憶された第１の静止画データに基づく第１映像と第２の静止画データに基づく第２映像とをそれぞれ再生し、それらの映像を重ね合わせて表示装置２２の画面に表示させる。 - 特許庁

A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.例文帳に追加

セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁

A first test image signal inputted from an image signal generator 110 and a second test image signal read from an internal memory are synthesized and are displayed on one screen, and the degree of amplification of the first test image signal is adjusted until the hue sensitivity of the first test image signal becomes the same as that of the second test image signal.例文帳に追加

映像信号発生機器１１０から入力された第１テスト映像信号と内部メモリから読み出された第２テスト映像信号を合成して１つの画面に表示し，第１テスト映像信号の色相感度と第２テスト映像信号の色相感度が同じになるまで第１テスト映像信号の増幅度を調節する。 - 特許庁

The memory device is provided with a multilevel cell array including a plurality of multilevel cells, a programming unit for programming a first data page in the plurality of multilevel cells and a second data page in the multilevel cell where the first data page is programmed, and a program level stabilization unit for stabilizing a program level of the first data page or the second data page.例文帳に追加

本発明の実施形態に係るメモリ装置は、複数のマルチレベルセルを含むマルチレベルセルアレイと、複数のマルチレベルセルに第１データページをプログラムし、第１データページがプログラムされたマルチレベルセルに第２データページをプログラムするプログラミング部と、第１データページまたは第２データページに対するプログラムレベルを安定化するプログラムレベル安定化部とを備えることができる。 - 特許庁

The phase change memory device 1 includes: a phase change region 15a; a first insulating layer 13 disposed below the phase change region 15a so as to contact the phase change region 15a; and a conductor layer 11 disposed below the first insulating layer 13 so as to contact the first insulating layer 13 and having at least partially disposed immediately below the phase change region 15a.例文帳に追加

相変化メモリ装置１は、相変化領域１５ａと、相変化領域１５ａの下に、相変化領域１５ａに接して配される第１絶縁層１３と、第１絶縁層１３の下に第１絶縁層１３に接して配されると共に、少なくとも一部が相変化領域１５ａの真下に配される導体層１１と、を備える。 - 特許庁

This storage device simultaneously performs data transfer between any one of first to third sector buffer RAM and a host system device 20 data transfer between any one of first to third sector buffer RAM and an error correct code(ECC) circuit part 6 and data transfer between any one of first to third sector buffer RAM and a memory part 2 in the case of continuously writing plural pieces of sector data.例文帳に追加

連続して複数のセクタデータを書き込む場合、第１から第３セクタバッファＲＡＭのいずれかとホストシステム装置２０との間のデータ転送、第１から第３セクタバッファＲＡＭのいずれかとＥＣＣ回路部６との間のデータ転送、及び第１から第３セクタバッファＲＡＭのいずれかとメモリ部２との間のデータ転送を同時に行う。 - 特許庁

A semiconductor memory device 20 is provided with a voltage control circuit 23 for restoration used to supply a first internal voltage VINT which is lower than an external power-supply voltage Vcc, a second internal voltage VINTs1 which is lower than the first internal voltage VINT, and a third internal voltage VINTs2 which is lower than the first internal voltage VINT and which is higher than the second internal voltage VINTs1.例文帳に追加

半導体記憶装置２０は、外部電源電圧(Ｖcc)よりも低い第１の内部電圧ＶINT、第１の内部電圧ＶINTよりも低い第２の内部電圧ＶINTS１、及び、第１の内部電圧ＶINT以下で第２の内部電圧ＶINTS１よりも高い第３の内部電圧ＶINTS２を供給するリストア用電圧制御回路２３を有している。 - 特許庁

A processing unit U1 of the exposure head 10 has a first drive circuit DR11 supplying the first drive current Ip1 to a first light emitting element P11, a second drive circuit DR12 supplying the second drive current Ip2 to a second light emitting element P12, a compensating circuit C1, and a memory circuit M1 supplying a compensation value to the compensating circuit C1.例文帳に追加

露光ヘッド１０の処理ユニットＵ１は、第１の発光素子Ｐ１１に第１駆動電流Ｉp1を供給する第１駆動回路ＤＲ１１と、第２の発光素子Ｐ１２に第２駆動電流Ｉp2を供給する第２駆動回路ＤＲ１２と、１つの補正回路Ｃ１と、当該補正回路Ｃ１に補正値を供給する１つのメモリ回路Ｍ１とを有する。 - 特許庁

This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.例文帳に追加

本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁

The method includes the step of calculating the first data from the first and second information read by the identifiers, the step of comparing the first data calculated with second data stored in the memory area of an assembly consisting of the terminal and the second reading means, and the step of permitting, according to this comparison, the operation which involve both discriminators.例文帳に追加

該方法は、識別子で読み取られた第１および第２情報から第１データを計算するステップと、計算された第１データを、端末および第２読取り手段からなるアセンブリのメモリ領域に格納されている第２データと比較するステップと、比較の結果に応じて、両方の識別子を含む動作を許可するステップとを含んでいる。 - 特許庁

The semiconductor device comprises a memory cell area including a first device separation area 20, and a second device formation area including a second device separation area 21b of which a frontage is wider than that of the first device separation area 20, and in which a central portion 21a is deeper than a periphery and the first device separation area 20.例文帳に追加

第１の素子分離領域２０を有するメモリセル領域と、前記第１の素子分離領域２０よりも間口が広く、かつ、中央部２１ａの深さが周辺部の深さ及び前記第１の素子分離領域２０の深さよりも深い、第２の素子分離領域２１ｂを有する第２の素子形成領域とを有することを特徴とする。 - 特許庁

This automatic player has memory means having the recording tracks capable of simultaneously storing first data and second data varying in types, first display means for displaying that the first data is recorded in the recording tracks and second display means for displaying that the second data is recorded in the recording tracks.例文帳に追加

自動演奏装置は、形式の異なる第１のデータと第２のデータを同時に記憶することができる記録トラックを有する記憶手段と、前記記録トラックに第１のデータが記録されていることを表示する第１の表示手段と、前記記録トラックに第２のデータが記録されていることを表示する第２の表示手段とを有する。 - 特許庁

When data input operation or output operation of the flash memory device is performed, the first data input/output part and the second input/output part are operated alternately keeping the prescribed time interval, they transfer input data to the first page buffer part and the second page buffer part, or output read-out data from the first page buffer part and the second page buffer part to an external device.例文帳に追加

フラッシュメモリ装置のデータ入力動作または出力動作のとき、第１データ入出力部と第２データ入出力部が所定の時間間隔をおいて互いに交互に動作し、第１ページバッファ部及び第２ページバッファ部に入力データを転送し、または第１ページバッファ部及び第２ページバッファ部からの読出しデータを外部装置に出力する。 - 特許庁

The semiconductor memory device also includes a first interconnection layer 35 for electrically connecting one end of the first variable-resistance element 10 and one end of the second MOSFET 20 to the bit line BL and a second interconnection layer 35 for electrically connecting one end of the second variable-resistance element 10 and one end of the first MOSFET 20 to the bit line /BL.例文帳に追加

さらに、第１の抵抗変化素子１０の一端及び第２のＭＯＳＦＥＴ２０の一端とビット線ＢＬとを電気的に接続する第１の配線層３５と、第２の抵抗変化素子１０の一端及び第１のＭＯＳＦＥＴ２０の一端とビット線／ＢＬとを電気的に接続する第２の配線層３５とを含む。 - 特許庁

An overdrive computing part 223 generates overdrive display data in response to a present time frame and the previous time frame, compresses the image display data of the first and second areas 105, 106 at first and second data compressibility ratios R_A, R_B of a small value and a large value, and stores the same in the memory 224.例文帳に追加

オーバードライブ演算部２２３は現時間フレームと前時間フレームとに応答してオーバードライブ表示データを生成して、第１と第２の領域１０５、１０６の画像表示データを小さな値と大きな値の第１と第２のデータ圧縮率Ｒ_A、Ｒ_Bで圧縮してメモリ２２４に格納する。 - 特許庁

A microcomputer 36 decides, according to the external timing signal, whether a storage data amount of a sound memory 22 is smaller than a first threshold value corresponding to an underflow, is larger than a second threshold value corresponding to an overflow, or is present between the first threshold value and the second threshold value, and decides whether it is substantial soundless portion or not.例文帳に追加

マイコン３６は、外部タイミング信号に応じて、音声メモリ２２の記憶データ量がアンダーフローに対応する第１の閾値より小さいか、オーバーフローに対応する第２の閾値より大きいか、第１の閾値と第２の閾値の間にあるかを判定し、また、実質的な無音部分か否かを判定する。 - 特許庁

Then the wiring board 3 is fixed with screws 7 and 8 in a state where the connector 4 for memory card is placed and fixed on the first reinforcing plate 5 through the notched section 31 and the wiring board 3 is put between the first and second reinforcing plates 5 and 6.例文帳に追加

そして、上記メモリカード用コネクタ４を、上記切欠部３１を通して上記第１の補強板５上に載置固定した状態で、当該第１補強板５と上記第２の補強板６とで上記印刷配線基板３をその両面から挟み込んだ状態でネジ７，８により固定する。 - 特許庁

Concretely, the phase change memory device contains a semiconductor structure, and the semiconductor structure includes a substrate where a first doped area is contained and a set of second doped areas are disposed at both ends thereof; the phase change material disposed on the first doped area; and a conductor disposed on the phase change material.例文帳に追加

具体的には、相変化メモリ装置は半導体構造を含み、半導体構造は、第１のドープ領域を含み１組の第２のドープ領域がその両側に配置された基板と、第１のドープ領域上に配置された相変化材料と、相変化材料上に配置された導体とを含む。 - 特許庁

Threshold voltages of the first and second pass gate transistors are set, to supply subthreshold currents to the first and second pull-down transistors, if a memory cell is not accessed, so that the conductive terminal of the pull-down transistor to be turned off is maintained at a voltage level corresponding to the logical high voltage.例文帳に追加

第一及び第二パスゲートトランジスタのスレッシュホールド電圧は、ターンオフされるプルダウントランジスタの導通端子が論理高電圧に対応する電圧レベルに維持されるようにメモリセルがアクセスされていない場合に第一及び第二プルダウントランジスタへサブスレッシュホールド電流が供給されるようなものである。 - 特許庁

In this case, the first blade and client are frozen, and then a pointer to the currently addressed location in a client's virtual storage and an exact memory map in the first blade server that is associated with the client computer are sent to the second blade server along with a client's IP address.例文帳に追加

その際に、第１のブレードおよびクライアントをフリーズさせ、次いで、クライアントの仮想ストレージにおける現在アドレスされている位置に対するポインタおよびクライアント・コンピュータに関連付けた第１のブレード・サーバにおける正確なメモリ・マップを、クライアントのＩＰアドレスと共に、第２のブレード・サーバに送信する。 - 特許庁

A disclosed memory module includes the plurality of ranks that include each of a first pin group and a second pin group for receiving external pin signals, and a rank selecting unit included in each of the plurality of ranks, the rank selecting unit configured to provide different rank pin signals to each rank by using signals of the first pin group.例文帳に追加

開示されたメモリモジュールは、外部ピンの信号を各々受信する第１ピングループと第２ピングループとを含む複数のランク、及びランク内に備えられ、第１ピングループの信号を用いてランクごとに各々異なるランクピン信号を提供するランク選択部を含む。 - 特許庁

The nonvolatile memory 100 comprises a gate insulation layer 22 provided on the channel region of a semiconductor layer 10, a gate conductive layer 14 provided on the gate insulation layer 22, first conductivity type first and second impurity regions 34 and 24, and a bit conductive layer 80.例文帳に追加

不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。 - 特許庁

A multifunction machine X1 divides image information into first partial image information and second partial image information, records the first partial image information in a portable recording medium such as a USB memory, and transmits the second partial image information to a personal computer Y1 through Ethernet N.例文帳に追加

複合機Ｘ１において画像情報を第１部分画像情報と第２部分画像情報とに分割し，前記第１部分画像情報をＵＳＢメモリ等の可搬性記憶媒体に記録，前記第２部分画像情報をイーサーネットＮによりパーソナルコンピュータＹ１に送信する。 - 特許庁

In a dynamic memory circuit, first and second internal operation cycles IOC1, IOC2 are allotted to one external operation cycle EOC conforming to a command, internal operation corresponding to the command is performed in the first internal operation cycle, and refreshment operation responding to a refreshment signal is performed in the second internal operation cycle.例文帳に追加

本発明のダイナミックメモリ回路では、コマンドに従う１つの外部動作サイクルEOCに対して、第１及び第２の内部動作サイクルIOC1,IOC2を割り当てて、第１の内部動作サイクルで前記コマンドに対応する内部動作を行い、第２の内部動作サイクルでリフレッシュ信号に応答するリフレッシュ動作を行う。 - 特許庁