「first memory」に関連した英語例文の一覧と使い方(77ページ目) - Weblio英語例文検索

In Figure, the axis of abscissas shows the frequency in memory access permitted for one frame, and two kinds of source image data to be synthesized are described, and the frequency in memory access of one frame is limited, that is, the frequency in first access processing and that in second access processing are limited to two respectively and that in third access processing is limited to one.例文帳に追加

この図は横軸が１フレームにおける可能なメモリアクセスの回数を示すものであり、合成するソース画像データが2種類として記述され、第1及び第2のアクセス処理が各々2回と、第3のアクセス処理が1回とに、1フレームのメモリアクセス回数が限られている。 - 特許庁

When the read of data stored in the first memory 14 is instructed, the instructed data are displayed on a display part 12 only when the ID added to the data coincides with the read protection ID stored in the second memory 15 at that moment.例文帳に追加

第１メモリ１４に格納されたデータの読み込みを指示された際には、当該データにＩＤが付加されており、かつ当該ＩＤがその時点で第２メモリ１５に格納されている読込用保護ＩＤと一致している場合に、指示されたデータを表示部１２に表示する。 - 特許庁

Furthermore, the execution mode determining means has a first condition setting means (game control device 30) for setting, when one startup memory is stored, whether to set the standby mode in the auxiliary game that is executed based on the startup memory as a determining condition in the execution mode determining means (game control device 30).例文帳に追加

また、実行態様決定手段（遊技制御装置３０）に、始動記憶の数が一つである際に当該始動記憶に基づき実行される補助ゲームについて客待ち設定の有無を決定条件として設定する第一条件設定手段（遊技制御装置３０）を備える。 - 特許庁

Address conversion sections corresponding to each of the memory blocks generate each of second refresh address signals having different values for each memory block based on the first refresh address signal, and change combination patterns of the values of the second refresh address signals for each of a predetermined number of refresh operations.例文帳に追加

メモリブロックにそれぞれ対応するアドレス変換部は、第１リフレッシュアドレス信号に基づいてメモリブロック毎に値が異なる第２リフレッシュアドレス信号をそれぞれ生成するとともに、第２リフレッシュアドレス信号の値の組み合わせパターンを所定数のリフレッシュ動作毎に変更する。 - 特許庁

Furthermore, the scanner 3 comprises a memory 16A for recording image data relating to an image of an object to be read that is read by the first and second scan units 31, 32, and a CPU 3A for generating shading data based on image data relating to the reference white board 44 recorded in the memory 16A.例文帳に追加

スキャナ装置３は、さらに、第１，第２の走査ユニット３１，３２によって読み取られた前記読取対象物の画像に係る画像データを記録するメモリ１６Ａと、メモリ１６Ａに記録された基準白板４４に係る画像データに基づいてシェーディングデータを生成するＣＰＵ３Ａを備える。 - 特許庁

By rotating the first and second rotational parts 12 and 13 along the side face of the main body central mechanism part 11 in opposing directions, opening an insertion port for inserting the memory card, and then by fixing the memory card to the connector provided in the main body central mechanism part, recording/ reproducing is performed.例文帳に追加

第１回動部１２と第２回動部１３とを本体中央機構部１１の側面に沿って互いに逆方向に回動させて、メモリカードを挿入する挿入口を開き、メモリカードを本体中央機構部１１内に設けられたコネクターに装着して記録再生を行なう。 - 特許庁

A defect analyzing section 30 performs relief analysis of a memory device based on the test result stored in the storage device section 40 and a test result performed for a memory device under second environment (e.g. environment in which temperature is set to 0°C) being different from the first environment.例文帳に追加

不良解析部３０は、保存装置部４０に保存された試験結果と、第１環境とは異なる第２環境（例えば、温度が１００℃に設定された環境）下においてメモリデバイスに対して行う試験結果とに基づいて、冗長メモリを用いたメモリデバイスの救済解析を行う。 - 特許庁

This device is provided with a first memory circuit 1 for storing normal data, a second memory circuit 3 for storing determination information to determine a change in the value of the normal data, and a determination circuit 5 for determining a change in the value of the normal data based on the determination information.例文帳に追加

正規のデータを蓄積する第１メモリ回路１と、正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路３と、正規のデータの値が変化しているか否かを、判定情報に基づいて判定する判定回路５とを具備する。 - 特許庁

When the recording/reading part 150 is allowed to perform access to the external memory 12 according to the second instruction by the control part 210, an effect that the external memory 12 is not mounted on the recording/reading part 150 is noticed to a personal computer 300 as a response to the first instruction.例文帳に追加

記録・読取部１５０が第２の指示に従って外部メモリ１２にアクセスすることを制御部２１０が許容しているとき、第１の指示に対する応答としてパーソナルコンピュータ３００に対して外部メモリ１２が記録・読取部１５０に装着されていない旨を通知する。 - 特許庁

Each of the plurality of liquid containers includes: a memory control circuit for selecting data to be acquired by the liquid container from in the time-division multiplexed data; a first storage part for temporarily storing the data selected by the memory control circuit therein; and a second storage part.例文帳に追加

複数の液体収容容器のそれぞれは、時分割多重化されたデータから、当液体収容容器が取得すべきデータを選別するメモリー制御回路と、メモリー制御回路によって選別されたデータを一時的に記憶する第１の記憶部と、第２の記憶部と、を備える。 - 特許庁

The control board has a general operation mode and a power-saving operation mode, and comprises a control part which reads a program from a nonvolatile memory and performs predetermined processing; and a first volatile memory having a work area to be used when the control part performs the predetermined processing.例文帳に追加

制御基板は、通常動作モードと省電力動作モードとを有し、プログラムを不揮発性メモリから読み出して所定の処理を実行する制御部と、制御部が所定の処理を実行する際に使用するワーク領域を有する第１揮発性メモリとを備える。 - 特許庁

A Pachinko machine 10 transmits all character image information of a compressed form memorized by the first character image information memory 232b and the second character image information memory 233b to a character image information storage domain 235b within a video RAM 235 by an output circuit 231a.例文帳に追加

パチンコ機１０は、第１キャラクタ画像情報メモリ２３２ｂおよび第２キャラクタ画像情報メモリ２３３ｂに記憶されている圧縮形式のキャラクタ画像情報を全て、出力回路２３１ａによってビデオＲＡＭ２３５内のキャラクタ画像情報記憶領域２３５ｂへ転送する。 - 特許庁

Alternatively, an interrupt controller is set to an interruption inhibition state as a first process of processes to restore the data of the main memory until the check point time, and the data of the main memory and the data of the register of the CPU are restored until the check point time, and the interrupt inhibition state of the interrupt controller is released.例文帳に追加

又は、チェックポイント時点までメインメモリのデータを回復させる処理の最初の処理として、割込コントローラを割り込み禁止状態に設定し、チェックポイント時点までメインメモリのデータ及びＣＰＵのレジスタのデータを回復させた後に、割込コントローラの割り込み禁止状態を解除する。 - 特許庁

When the train advances from a control region of the controller 100, the CPU 110 moves the train numbers in the first memory region 121 into a second memory region 122 to transmit the train number and current departure information to a display device 500 and a controller 200, respectively.例文帳に追加

列車が制御装置１００の制御領域から進出するとき、ＣＰＵ１１０は、第１メモリ領域１２１内の列車番号を第２メモリ領域１２２に移動させ、当該列車番号を表示装置５００に、現発情報を制御装置２００に、夫々送信する。 - 特許庁

This ferroelectric memory device includes a memory cell having a switching transistor having a ferroelectric capacitor, a gate connected to a word line, a first current electrode connected to a bit line, and a second current electrode connected to a plate line through the ferroelectric capacitor.例文帳に追加

強誘電体メモリ装置は強誘電体キャパシタ、ワードラインに連結されるゲート、ビットラインに連結される第１電流電極、及び前記強誘電体キャパシタを通じてプレートラインに連結された第２電流電極を有するスイッチングトランジスタを有するメモリセルを含む。 - 特許庁

Only a first level shift circuit LSI out of two kinds of level shift circuits is arranged at a local word drive line driving circuit LWD being near from a memory cell array MCA, a second level shift circuit LS2 is arranged at a global word drive line driving circuit GWD being far from the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡから近い、ローカルワードドライブ線駆動回路ＬＷＤには、二種類のレベルシフト回路のうちの第１のレベルシフト回路ＬＳ１のみを配置し、第２のレベルシフト回路ＬＳ２をメモリセルアレイＭＣＡから離れたグローバルワードドライブ線駆動回路ＧＷＤに配置している。 - 特許庁

Each of the plurality of resistive elementary memory cells 106 includes a plurality of memory layers 130, 132, 134, and 136 selected so as to have hysteretic properties to store a plurality of data values and is interposed between a first external electrode 122 and a second external electrode 124.例文帳に追加

複数個の抵抗性基本メモリセル１０６の各抵抗性基本メモリセルは、複数個のデータ値を記憶するヒステリシス特性を有するように選択された複数個のメモリ層１３０，１３２、１３４、１３６を含み、第１外部電極１２２と第２外部電極１２４との間に挟まれる。 - 特許庁

The magnetic memory element 10 is provided with wires connected to the first, second, and third magnetic layers 1, 2, 3, respectively, and the magnetic memory elements 10 are arranged near the intersections of the wires to form the magnetic storage device.例文帳に追加

また、この磁気記憶素子１０と、第１の磁性層１側に接続された配線と、第２の磁性層２側に接続された配線と、第３の磁性層３側に接続された配線とを有し、これら配線の交差点付近に磁気記憶素子１０が配置された磁気記憶装置を構成する。 - 特許庁

An access control section 121 permits access to the content memory section 122 of the communication terminal and prohibits access to the server when the type of connection to the communication terminal is the first connection, and the access control section 121 permits access to the content memory section 122 of the communication terminal and the server when the type of connection is the second connection.例文帳に追加

アクセス制御部１２１は、通信端末との間の接続タイプが、第一接続である場合、通信端末のコンテンツメモリ部１２２へのアクセスを許可し、サーバへのアクセスを禁止し、第二接続である場合、通信端末のコンテンツメモリ部１２２及びサーバへのアクセスを許可する。 - 特許庁

A CPU (Central Processing Unit) 70 is configured to communicate with memory tags 100a-100d of a first station to a fourth station through an ASIC (Application Specific Integrated Circuit) 71 (S102), and select a station having a memory tag 100 capable of normally communicating as a destination for collecting the residual toner (after S103N).例文帳に追加

ＣＰＵ７０は、ＡＳＩＣ７１を介して第１ステーション〜第４ステーションのメモリタグ１００ａ〜１００ｄと通信を行い（Ｓ１０２）、正常に通信を行うことができるメモリタグ１００を有するステーションを、残留トナーの回収先として選択する（Ｓ１０３ Ｎ以降）構成とする。 - 特許庁

The data recording apparatus starts the recording of data (a) on a memory A from a first time point when the start of data recording is commanded, and progresses data recording on two memories A, B in parallel from a second time point when the remaining capacity of the memory A becomes less than or equal with a fixed capacity value (x).例文帳に追加

本発明に係るデータ記録装置は、データ記録の開始が指令された第１時点からメモリＡに対してデータａの記録を開始し、メモリＡの残り容量が一定の容量値ｘ以下となった第２時点からは、２つのメモリＡ、Ｂに対するデータ記録を並行して進める。 - 特許庁

The calculated minimum, maximum and average space allocation for the management object may be moved to a second storage area of the file system memory while beginning to monitor and persistently maintain space allocation data of the management object in the first storage area of the file system memory during a subsequent accounting period.例文帳に追加

管理オブジェクトについての計算された最小、最大および平均スペース割当てを、ファイル・システム・メモリの第２のストレージ・エリアに移動する一方で、その後の課金期間中、ファイル・システム・メモリの第１のストレージ・エリア中で、管理オブジェクトのスペース割当ての監視および持続的な維持を開始できる。 - 特許庁

When the set display device 1 is connected to the attachable and detachable adapter 33, the image program is transferred to a first memory 7 in the set display device 1 from the third memory 37, and setting/display information is subsequently communicated between the set display device 1 and the programmable controller 15.例文帳に追加

そして設定表示装置１と脱着式アダプタ３３を接続すると、第三メモリ３７から設定表示装置１内の第一メモリ７に画面プログラムが転送され、その後、設定表示装置１とプログラマブルコントローラ１５間で設定・表示情報の交信が行われる。 - 特許庁

The controlling circuit applies a first voltage to bit lines selected and performs erase operation with respect to memory strings connected to the bit lines selected, while applies a second voltage to bit lines not selected and prohibits the erase operation with respect to memory strings connected to the bit lines not selected.例文帳に追加

制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。 - 特許庁

When the variation of a video image is determined on the basis of video information detected by a first video information detection part arranged on the prestage of a video display processing part using a frame memory, deterioration in picture quality caused by correcting deviation caused by a scene change can be suppressed by utilizing the video delay of the frame memory.例文帳に追加

フレームメモリを用いた映像表示処理部の前段の第１映像情報検出部によって検出した映像情報を元に映像の変化量を決定することで、フレームメモリによる映像遅延を利用し、シーン変化時の補正ズレによる画質劣化を抑制することを可能とする。 - 特許庁

Specific information data containing error detection information are stored in a first nonvolatile memory are which does not require the backup power source and when turning on a power source, the specific information data are copied in a second nonvolatile memory are inside the image processor.例文帳に追加

前記課題を解決するため、本発明は、バックアップ電源の不要な第１の不揮発性メモリエリアに、誤り検出情報を含んだ固有情報データを記憶させておき、電源投入時に画像処理装置内部の第２の不揮発性メモリエリアに固有情報データを複写しておく。 - 特許庁

An image synthesizer 190 synthesizes the image converted through the affine conversion by the image converter 180 to constitute the synthesized image, using a first image memory 220 and a second image memory 230 in accordance with the contents of an operation input received by an operation receiver 270.例文帳に追加

画像合成部１９０は、操作受付部２７０により受け付けられた操作入力の内容に応じて、第１の画像メモリ２２０および第２の画像メモリ２３０を用いて、画像変換部１８０によりアフィン変換された画像を合成して合成画像を作成する。 - 特許庁

In a memory circuit having a plurality of blocks having a plurality of regular sectors and spare sectors, each sector has a plurality of memory cells, when a regular sector in a first block is defective, the defective regular sector is replaced by a spare sector in a second block.例文帳に追加

複数のレギュラーセクタとスペアセクタを有するブロックを複数有するメモリ回路において、各セクタは複数のメモリセルを有し、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられることを特徴とする。 - 特許庁

When switching a CPU 10 from ordinary operating mode to power saving operating mode, by executing a first program in an external ROM 21, the CPU 10 copies a second program into a built-in memory 11 and executes the second program copied in the memory 11 later.例文帳に追加

ＣＰＵ１０を通常の動作モードから省電力動作モードに切り換えるときには、ＣＰＵ１０は、外付けＲＯＭ２１の第１のプログラムを実行することにより第２のプログラムを内蔵メモリ１１にコピーし、その後、メモリ１１にコピーされた第２のプログラムを実行する。 - 特許庁

When the time is either 10:00-11:00 or 22:00-23:00, a table flag indicating a second stop table is written in an RAM region of a memory 61, and in neither case, a table flag indicating a first stop table is written in the RAM region of the memory 61 to set each table.例文帳に追加

時刻が１０：００〜１１：００又は２２：００〜２３：００のいずれかである場合は第２停止テーブルを示すテーブルフラグをメモリ６１のＲＡＭ領域に書き込み、いずれでもない場合は第１停止テーブルを示すテーブルフラグがメモリ６１のＲＡＭ領域を書き込んで各テーブルをセットする。 - 特許庁

When the image formation data received by the first inputting buffer is transferred to the large-capacity memory and is further transferred to the second inputting buffer, and if the image formation data is not present in the large-capacity memory and the second inputting buffer has vacancy, an inputting buffer controller controls to directly transfer the image formation data received by the first inputting buffer to the second inputting buffer.例文帳に追加

そして，入力バッファコントローラが，第１の入力バッファに受信された画像形成データを大容量メモリに転送し，更に，第２の入力バッファに転送し，大容量メモリに前記画像形成データがなく第２の入力バッファに空きがある時に，第１の入力バッファに受信した画像形成データを第２の入力バッファに直接転送するよう制御する。 - 特許庁

The image decoding apparatus 100 also includes a control part 130 to refer to a first control information for locating an area in a frame memory 170 in which the first decoded image signal may be stored and notify the image decoding part 120 of the area in the frame memory 170 in which the reference image to be referred at the time of decoding of the encoded bit stream 111 is stored.例文帳に追加

この画像復号装置１００は、さらに、第１復号画像信号が格納されるフレームメモリ１７０の領域を特定するための第１管理情報を参照して、画像復号部１２０に符号化ビットストリーム１１１の復号の際に参照する参照画像が格納されているフレームメモリ１７０の領域を通知する制御部１３０とを備える。 - 特許庁

The image processing apparatus stores in the memory a first image data of the highest frequency out of images of a plurality of frequency bands in such a configuration that each pixel has one of a plurality of color signals, and stores a second image data having a frequency band lower than the first image data in the memory in such a configuration that a part or all of the pixels have a plurality of color signals.例文帳に追加

複数の周波数帯域の画像のうち、最も周波数の高い第１の画像データを、画素ごとに複数の色信号のうちのいずれかの色信号を有する形態でメモリに記憶し、第１の画像データよりも周波数帯域の低い第２の画像データを、一部または全ての画素が複数の色信号を有する形態でメモリに記憶する構成とする。 - 特許庁

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８に、ビット線１０３に到達する第１の開口部１２０、及び第１の開口部１２０に隣接するダミーワード線１０５に到達する第２の開口部１２１を同時に形成する。 - 特許庁

The resistance change memory device includes a number of memory cells, each having two transistors parallel connected between the first node and connection node and a variable resistance element at least in two different resistance states with its one end connected to the connection node, and arranged in a matrix consisting of a first axis and a second axis; and a number of bit lines BL.例文帳に追加

抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。 - 特許庁

In a semiconductor memory device, each memory cell includes two inverters respectively composed of first conductivity type driving transistors Qn1, Qn2 and second conductivity type load transistors Qp1, Qp2 which are electrically connected in series between a first power voltage supply line VDD and a second power voltage supply line VSS and of which gates are connected in common and cross-connecting input and output.例文帳に追加

第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。 - 特許庁

The game machine has successive presentation means (a game control device 30 and a presentation control device 40) for previously determining result-related information stored in association with the first or second starting memory, and successively executing presentations over a plurality of variable display games corresponding to a plurality of starting memories including starting memories stored before the first or second starting memory based on the result of determination.例文帳に追加

第１或いは第２始動記憶に対応して記憶された結果関連情報を事前判定し、該判定結果に基づいて当該始動記憶よりも以前に記憶された始動記憶を含む複数の始動記憶に対応する複数の変動表示ゲームに亘って連続的に演出を行う連続演出手段（遊技制御装置３０、演出制御装置４０）を備える。 - 特許庁

The display correction circuit includes a memory which stores first data to assign the size and position of a rectangular region on a display screen and second data for isotropically assigning the gradation change in the peripheral part of the rectangular region in a horizontal direction and a vertical direction and an image processing section which regulates the gradation of the image data based on the first data and the second data stored into the memory.例文帳に追加

表示補正回路は、表示画面上における矩形領域の大きさ及び位置を指定する第１のデータと矩形領域の周辺部の階調変化を横方向及び縦方向に等方的に指定する第２のデータとを格納するメモリと、メモリに格納される該第１のデータと該第２のデータとに基づいて画像データの階調を調整する画像処理部を含む。 - 特許庁

In an MFP 101 connected to a host PC 100 via a USB cable, a sub CPU 401 within a main controller part 103 of the MFP 101, when receiving a rewrite command from the host PC 100 via the USB cable, controls a first power switching part 308 to switch to power supply by a USB bus power to a first program memory 305, and rewrites the memory.例文帳に追加

ホストＰＣ１００にＵＳＢケーブルで接続されたＭＦＰ１０１では、ＭＦＰ１０１のメインコントローラ部１０３内のサブＣＰＵ４０１が、ＵＳＢケーブルを介してホストＰＣ１００から書き換えコマンドを受信したときは、第一の電源切り替え部３０８を制御することによって、ＵＳＢバスパワーによる第一のプログラムメモリ３０５への給電に切り替えて、メモリの書き換えを行う。 - 特許庁

The method includes: a step of acquiring a first call path related to the creation of an object from a memory; a step of acquiring a second call path related to the connection to the object from the memory; and a step of determining a common part of the acquired first and second call paths, wherein the common part indicates the occurrence cause in the program.例文帳に追加

該方法は、記憶部から、オブジェクトの生成にかかわる第１のコールパスを取得するステップと、上記記憶部から、上記オブジェクトへの接続にかかわる第２のコールパスを取得するステップと、上記取得された第１及び第２のコールパスの共通部分を求めるステップであって、上記共通部分が上記プログラム中の上記発生原因を示す、上記求めるステップとを含む。 - 特許庁

The semiconductor device has a first insulating film 9 formed over a semiconductor substrate 1; a plurality of actual operating capacitors 10 formed on the first insulating film 9 in the memory cell region vertically and horizontally; dummy capacitors 10D formed selectively at four corners of the memory cell region; and a second insulating film 13 formed on the actual operating capacitors 10 and the dummy capacitors 10D.例文帳に追加

半導体基板１の上方に形成された第１絶縁膜９と、第１絶縁膜９上でメモリセル領域内に縦横に形成された複数の実動作キャパシタ１０と、メモリセル領域の四隅において選択的に形成されたダミーキャパシタ１０Ｄと、実動作キャパシタ１０とダミーキャパシタ１０Ｄの上に形成された第２絶縁膜１３とを有する。 - 特許庁

In one Isoc cycle, an Isoc packet 31 for reception read from a first storage memory storing an Isoc packet transferred in an Isoc transfer mode is transferred to an internal device, an Isoc packet 31 for transmission from the internal device is stored in the first storage memory, and the Isoc packet 31 for transmission is transferred to external equipment in the Isoc transfer mode.例文帳に追加

一つのＩｓｏｃサイクルにおいて、Ｉｓｏｃ転送モードにて転送されるＩｓｏｃパケットが格納される第１の格納メモリから読み出した受信用Ｉｓｏｃパケット３１を内部装置に転送するとともに、内部装置からの送信用Ｉｓｏｃパケット３１を第１の格納メモリに格納し、その送信用Ｉｓｏｃパケット３１をＩｓｏｃ転送モードにて外部機器に転送する。 - 特許庁

A data save unit 3, which is a digital circuit for processing a data read request or write request to be transmitted from a CPU 2 to a first memory area 4, reads data from a storage device inside the data save unit 3 or the first memory area 4 and transmits the data to the CPU 2, when the CPU 2 requires to read data.例文帳に追加

データ退避装置３は、ＣＰＵ２から第１のメモリ領域４に送られるデータの読み出し要求及び書き込み要求を処理するデジタル回路であり、ＣＰＵ２からデータの読み出し要求があると、データ退避装置３は、当該データ退避装置３内部の記憶装置又は第１のメモリ領域４から該当するデータの読み出しを行い、そのデータをＣＰＵ２に送る。 - 特許庁

When readout is performed from a memory cell connected to the above first subbit line, the above third hierarchical switch changes from conductive state to non-conductive state, and the above first precharge circuit ends precharge after the above third hierarchical switch becomes the non-conductive state and before a selected wordline connected to the memory cell to which the above readout is performed becomes active.例文帳に追加

前記第１の副ビット線に接続されているメモリセルから読み出しが行われる場合において、前記第３の階層スイッチは、導通状態から非導通状態になり、前記第１のプリチャージ回路は、前記第３の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了する。 - 特許庁

First/second initial quantities of input electricity V_10, V_20 are stored as reference values in reference value memory parts 7, 8, change ratios V_1/V_10, V_2/V_20 relating to the reference values of the first/second quantities of input electricity are calculated in a ratio calculating parts 9, 10.例文帳に追加

第１および第２の初期入力電気量Ｖ_１０，Ｖ_２０を基準値として基準値記憶部7、8に記憶し、第１および第２の入力電気量の基準値に対する変動比率Ｖ_１／Ｖ_１０，Ｖ_２／Ｖ_２０を比率算出部9、10で算出する。 - 特許庁