「first memory」に関連した英語例文の一覧と使い方(78ページ目) - Weblio英語例文検索

On a first conductive semiconductor layer formed on a first conductive semiconductor substrate so as to be isolated by an insulating film by a gate pre-production process, a NAND cell unit is formed to have a memory cell formed by laminating a floating gate and a control gate, and a select gate transistor.例文帳に追加

第１導電型半導体基板上に絶縁膜で分離されて形成された第１導電型半導体層に、ゲート先作りプロセスによって、浮遊ゲートと制御ゲートが積層されたメモリセルと選択ゲートトランジスタとを有するＮＡＮＤセルユニットを形成する。 - 特許庁

The signal cable 3 is connected with the gate of the drive transistor 6 via the first and second switch, the memory step 7 is connected between the gate of the drive transistor 6 and the grounding terminal 2, and the first switch is connected between the drain and the gate of the drive transistor 6.例文帳に追加

信号線３は第一及び第二のスイッチを介して駆動トランジスタ６のゲートに接続され、記憶段７は駆動トランジスタ６のゲートと接地端子２との間に接続され、第一のスイッチは駆動トランジスタ６のドレインとゲートとの間に接続されている。 - 特許庁

When there is the selecting and specifying of a display language newly by the input part 4, the data associated with concerned display form are read out from the menu display table 7 based on the data of the first memory part 9 and the discriminated result of the first discriminating part 8 to be displayed on the menu.例文帳に追加

入力部より新たに表示言語の選択指定があったときには、前記第１のメモリ部のデータ及び第１の判別部による判別結果をもとに前記メニュー表示テーブルから該当する表示形態に係るデータを読み出し、メニュー表示する。 - 特許庁

A transfer control circuit 223 transfers partial data stored in the buffer 211 as first block data to a memory 230 a communication time, needed to receive partial data by a first block size, after the data communication part 210 starts the communication.例文帳に追加

転送制御回路２２３は、データ通信部２１０が通信を始めたときから一つ目のブロックサイズだけ部分データを受信するために要する通信時間が経過したときに、バッファ２１１に記憶されている部分データを一つ目のブロックデータとしてメモリ２３０に転送する。 - 特許庁

A first wiring BLCRL is extended along a direction which intersects the plurality of the first bit lines SABL to transmit a control potential applied to a second bit line(s) not selected among a plurality of the second bit lines BL connected to a plurality of memory cells formed on the semiconductor substrate.例文帳に追加

第１配線BLCRLは、複数の第１ビット線と交わる方向に沿って延び、半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線BLのうちの非選択の第２ビット線に印加される制御電位を伝送する。 - 特許庁

The memory 10 (the ideal posture storage means) is provided with a first storage section 10a which stores a first fixed ideal posture corresponding to an unspecified measurer, and a second storage section 10b which stores a second ideal posture corresponding to a specified measurer.例文帳に追加

そして、メモリ１０（理想姿勢記憶手段）は、不特定の測定者に対応した一定の第１の理想姿勢を記憶するための第１記憶部１０ａと、特定の測定者に対応した第２の理想姿勢を記憶するための第２記憶部１０ｂとを有する。 - 特許庁

When a plurality of images are sequentially printed on a first surface and a second surface of a continuous sheet, the control unit reads the correction data corresponding to the rotation information acquired by the first acquisition unit from the memory and corrects at least one of driving control of a print head and driving control of the roller.例文帳に追加

シートの第１面と第２面に複数の画像を順次プリントする際に、第１取得部で取得した回転情報に対応した補正データをメモリから読み出して、プリントヘッドの駆動制御とローラの駆動制御の少なくとも一方を補正する。 - 特許庁

The dummy layer 70 for the second CMP includes: dummy first to the fourth word line conductive layers 72a to 72d which are parallel to the semiconductor substrate Ba and are laminated, and are formed in the same manner that the first to fourth word line conductive layers 32a to 32d are formed; and a dummy memory protection insulating layer 74.例文帳に追加

第２ＣＭＰ用ダミー層７０は、半導体基板Ｂａに平行で且つ積層されて第１〜第４ワード線導電層３２ａ〜３２ｄと同層に形成されたダミー第１〜第４ワード線導電層７２ａ〜７２ｄ、ダミーメモリ保護絶縁層７４を備える。 - 特許庁

In a memory card 1d which can be mounted and detached to/from an oxygen concentrator 1, the operation information of the oxygen concentrator 1 and the information of a first action which is a coping method to be performed first at the time of the fault are held and stored by a main control part 14.例文帳に追加

酸素濃縮装置1との間で装着及び脱離が可能なメモリーカード1dに、メイン制御部14によってこの酸素濃縮装置1の運転情報や、故障時に最初に行うべき対処法であるファーストアクションの情報が保持蓄積されている。 - 特許庁

A 1-bit memory cell MC consists of a single MISFET having the channel body of floating, and the MISFET dynamically stores a first data state where a channel body is set to be a first potential and a second data state where the channel body is set to be a second potential.例文帳に追加

１ビットのメモリセルＭＣが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶する。 - 特許庁

The converted data are outputted to a first-in first-out(FIFO) 32/34 by a buffer 44 and outputted through a direct memory access controller 20 to a high-speed bus 50 so that these data are transmitted through the high-speed bus 50 to a recording device or the like and recorded.例文帳に追加

変換されたデータはバッファ４４によってＦＩＦＯ３２／３４に出力され、ＦＩＦＯ３２／３４およびＤＭＡコントローラ２０を介して高速バス５０に出力されるので、高速バス５０を通して、記録装置などに伝送され、記録される。 - 特許庁

When a two-image selection state is selected, an image (first image) displayed at first and an image (second image) displayed after setting the two-image display state are read out from a memory 30 and transferred to a display control means 504 and a correction value calculation means 503.例文帳に追加

二画像選択状態になった際、始めに表示されていた画像（第一の画像）と、二画像表示になってから表示された画像（第二の画像）がメモリ３０から読み出され、表示制御手段５０４、補正値算出手段５０３へ転送される。 - 特許庁

The method for facsimile communicating comprises the steps of reading an original with first resolution of a relatively high resolution at a transmission side, reading image data stored in a memory, decoding (step S110), transforming the data into image data of a lower resolution than the first resolution (step S111), and transmitting the data to a receiver side (step S113).例文帳に追加

送信側は、相対的に高解像度である第１の解像度で原稿を読み取ってメモリに蓄積した画像データを読み出して復号し（ステップ110)、第１の解像度より低解像度の画像データに変換して（ステップS111) 、受信側へ送信する（ステップ113)。 - 特許庁

The software function transmits to a second computer (14) a first data message for instructing the second computer (14) to stop sending out predetermined information to the embedded software object, and releases memory in the first computer associated with the embedded software object.例文帳に追加

ソフトウェア機能は、第２のコンピュータ（１４）が所定の情報を組込みソフトウェアオブジェクトに送出することを停止するように命令する第１のデータメッセージを、第２のコンピュータに伝送し、且つ組込みソフトウェアオブジェクトと関連付けられた第１のコンピュータのメモリを解放する。 - 特許庁

The methods of manufacturing a phase change layer and a memory device include supplying a first precursor on a lower film on which the phase change layer is formed, wherein the first precursor is a bivalent precursor, containing Ge and having a cyclic structure.例文帳に追加

相変化層が形成される下部膜上に第１前駆体を供給する段階を含むが、第１前駆体はＧｅを含み且つ環を有する２価の前駆体であることを特徴とする相変化層の形成方法とその方法を用いたメモリ素子の製造方法。 - 特許庁

A control section 150 receives the input signals and each comparison pulse signal, compares the input signals with the first to the (n)th comparison pulses, and generates the first to the (n)th operation control signals controlling operation timing of the semiconductor memory.例文帳に追加

制御部１５０は、前記入力信号及各比較パルス信号を受信し、前記入力信号と前記第１ないし第ｎ比較パルス信号とを比較して前記半導体メモリ装置の動作タイミングを制御する第１ないし第ｎ動作制御信号を発生する。 - 特許庁

A disk array device includes: a controller; a first disk that stores original data; a second disk that forms a mirror configuration with the first disk and stores the original data while eliminating multiplicity; and a cache memory that temporarily stores the original data subjected to writing or reading.例文帳に追加

ディスクアレイ装置は、コントローラと、オリジナルデータを格納する第１ディスクと、第１ディスクとミラー構成であり、且つ、オリジナルデータを重複を排除して格納する第２ディスクと、ライト又はリード対象となったオリジナルデータを一時的に格納するキャッシュメモリと、を有する。 - 特許庁

A second CPU is connected to the first CPU, and a second memory is connected to the second CPU to store a service portal database containing one or more links to a first service portal data set and a second service portal data set stored in a remote network server.例文帳に追加

第２のＣＰＵは第１のＣＰＵに接続され、第２のメモリは、第１のサービスポータルデータセットと遠隔のネットワークサーバに記憶された第２のサービスポータルデータセットへの１つ以上のリンクを含むサービスポータルデータベースを記憶するために第２のＣＰＵに接続されている。 - 特許庁

When the network controller of the first storage node receives a command targeting the logical unit of the second storage node, the CPU core of the first storage node stores the command in the shared memory region associated with the logical unit controller of the second storage node.例文帳に追加

第１のストレージノードのネットワークコントローラが第２のストレージノードの論理ユニットを対象としたコマンドを受領したときは、第１のストレージノードのＣＰＵコアは、第２のストレージノードの論理ユニットコントローラに対応付けられた共用メモリ領域にコマンドを格納する。 - 特許庁

A first correction section acquires a difference value from the memory on the basis of the temperature data and corrects a difference between signal levels respectively caused between the homochromatic image signals in the two image signal groups read from the first and second channels by the difference value.例文帳に追加

第１補正部は、温度データに基づいてメモリから差分値を取得するとともに、第１チャネルおよび第２チャネルから読み出された２つの画像信号群のうち、それぞれ同色の画像信号間に生じる信号レベルの差を差分値で補正する。 - 特許庁

A phase change memory has a structure obtained by sequentially laminating a first polysilicon layer 107, a second polysilicon layer 106, a semiconductor layer 105, a nonvolatile recording material layer 104, a second metal wiring layer 103, and a third metal wiring layer 101, on a first metal wiring layer 102.例文帳に追加

相変化メモリは、第一金属配線層１０２上に、第一ポリシリコン層１０７、第二ポリシリコン層１０６、半導体層１０５、不揮発性記録材料層１０４、第二金属配線層１０３、第三金属配線層１０１を順に積層した構造である。 - 特許庁

When the antenna 7 receives the first and second acquired data signals, the control part 3 calculates an average value among the first and second peripheral positional data and the user positional data, stores the calculated average positional data in photographed image data and subsequently stores the image data in a memory 9.例文帳に追加

アンテナ７で第１，第２取得データ信号を受信すると、制御部３は、第１，第２周辺位置データとユーザ位置データとの平均値を算出し、算出した平均位置データを撮影した画像データに記憶した後、画像データをメモリ９に記憶する。 - 特許庁

In the case that the buffer memory 14 for input overflows during storage through the first path 18 wherein the image data is compressed, the first path is switched to the second path 19 wherein the image data is not compressed, to input the image data from the reader 11 again.例文帳に追加

画像データを圧縮処理する第１経路１８で格納中に、入力用バッファメモリ１４がオーバーフローしたとき、画像データを圧縮処理しない第２経路１９に切り替えて、読み取り装置１１からの画像データの入力をやり直させる。 - 特許庁

A first drive means for turning a circular-arc arm 30 relative to a circular-arc fixed base 10 is constituted of a shape memory alloy and an elastic member which are arranged in a truncated chevron state on both sides of a first turning shaft 37 along a circular-arc shape of the circular-arc fixed base 10.例文帳に追加

円弧状固定ベース10に対して円弧状アーム30を回動させる第１駆動手段を、円弧状固定ベース10上にその円弧形状に沿って第１回動軸37の両側にハ字状に配置された形状記憶合金と弾性部材とで構成する。 - 特許庁

An inverter control part 6 is provided with: a CPU 21; a memory 22; a three-phase waveform generation part 23; the motor counter 24; a first ADC control part 25a; a second ADC control part 25b; the first ADC 26a; the second ADC 26b; and an inverter control signal generation part 27.例文帳に追加

インバータ制御部６には、ＣＰＵ２１、メモリ２２、三相波形生成部２３、モータカウンタ２４、第１のＡＤＣ制御部２５ａ、第２のＡＤＣ制御部２５ｂ、第１のＡＤＣ２６ａ、第２のＡＤＣ２６ｂ、及びインバータ制御信号生成部２７が設けられている。 - 特許庁

A multiplexing part 120 multiplexes the first encoded video data encoded by a data encoding part 116 and held in an encoding memory 118 by a record control part 134 and the encoded audio data to produce a first stream (encoded practice image video/audio data).例文帳に追加

多重化部１２０は、データ符号化部１１６が符号化し、記録制御部１３４が符号化メモリ１１８に保持させた第１の符号化映像データと、符号化音声データとを多重化し、第１のストリーム（符号化練習撮像映像／音声データ）を生成する。 - 特許庁

The control means generates announcement information, which can be recognized by the player, so that the lottery chance corresponding to the first suspension memory unit may not be formed when the result of the first determination processing is at least "absence" and the result of the second determination processing is "existence".例文帳に追加

制御手段は、少なくとも第一判定処理の結果が「不存在」で且つ第二判定処理の結果が「存在」である場合に、第一の保留記憶部に対応した抽選契機を成立させないように遊技者に認識可能な告知情報を発生させる。 - 特許庁

When the comparison means 4 judges that the first ID code and the second ID code are the same, a printing means 3 carries out a printing operation by the second job on the basis of the paper attribute stored in the attribute memory 131 at the printing operation by the first job.例文帳に追加

比較手段４が第１のＩＤコードと第２のＩＤコードとが同一であると判定したとき、プリント手段３は第２のジョブによるプリント動作を、第１のジョブによるプリント動作時に属性メモリ１３１に記憶された用紙属性に基づいて行う。 - 特許庁

The semiconductor storage apparatus includes memory cell arrays in which a rectifying element and a variable resistance element are connected in series are arranged at cross parts of a plurality of first wirings and a plurality of second wirings, and a control circuit controlling charging to the first wiring.例文帳に追加

この半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、第１配線への充電を制御する制御回路とを備える。 - 特許庁

When a plurality of editions are printed, the compressed bit map data stored in the hard disk is extended while the extended bit map data is read successively from the first page to the final page to be stored in the page memory and a plurality of the editions are printed successively from the first page to the final page.例文帳に追加

そして、複数部数印刷する場合には、ハードディスクに保存されたビットマップ圧縮データを伸長したビットマップデータをページメモリに１ページから最終ページまで順に読みだし、第１ページから最終ページまで順に複数部数の印刷を行う。 - 特許庁

Moreover, the third buses (XAB, XDB) and the second buses (YAB, YDB) are also separated from first buses (IAB, ID) to be externally interfaced, and the CPU core 2 can access an external memory in parallel with access to the second memories (4, 6) and the first memories (5, 7).例文帳に追加

また、第３のバス（ＸＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤＢ）は、外部インタフェースされる第１のバス（ＩＡＢ，ＩＤ）とも個別化され、ＣＰＵコア（２）は第２のメモリ（４，６）と第１のメモリ（５，７）のアクセスに並行して外部メモリアクセスも可能にされる。 - 特許庁

Further, when receiving the request of management information from a management PC 30a (S150), the multifunction machine acquires the first management information and transmits the acquired first management information and the second management information stored in the flash memory 13 to the management PC 30a.例文帳に追加

また、管理ＰＣ３０ａから、管理情報の要求を受信すると（Ｓ１５０）、管理ＰＣ３０ａに対して、第一管理情報を取得し、この取得した第一管理情報およびフラッシュメモリ１３に記憶された第二管理情報を送信する（Ｓ１６０）。 - 特許庁

A terminal for sequentially transmitting a plurality of data is equipped with: an FIFO (first-in-first-out) memory 43 for reading and writing data in parallel; a CPU (central processing unit) 30 for receiving data given from a host system in order and outputting the received data; and a FIFO access part 44.例文帳に追加

複数個のデータを順番に送信する端末は、データの読出と書込を並行して行なうＦＩＦＯメモリ４３と、ホストシステムから順番に従って与えられるデータを受理し、受理したデータを出力するＣＰＵ３０と、ＦＩＦＯアクセス部４４とを備える。 - 特許庁

When simple deletion processing is started, deletion processing information which shows that a deletion processing operation is terminated or is progressing is recorded on an optical disk, and a program memory area(PMA) and a control region (the first read-in, track descriptor of the first track) are erased.例文帳に追加

簡易消去処理を開始すると、消去処理実施中もしくは実施済みであることを示す消去処理情報を光ディスクに記録し、中間記録管理領域（ＰＭＡ）、管理領域（最初のリードイン、最初のトラックのトラックディスクリプタ）を消去する。 - 特許庁

A memory circuit requiring refresh, has a first circuit 11 for receiving a command in synchronizing with a clock and generating a first internal command, and a second circuit 20 for generating a second internal command (refresh command REF) inside with the prescribed cycle.例文帳に追加

リフレッシュが必要なメモリ回路において、クロックに同期してコマンドを受信し内部に第１の内部コマンドを生成する第１の回路(11)と、所定のサイクルで内部に第２の内部コマンド（リフレッシュコマンドREF）を生成する第２の回路(20)とを有することを特徴とする。 - 特許庁

This device is provided with a first storage means 501 for storing the last frequency received before starting seeking, a means 502 for detecting whether receiving can be continued and a first memory control means 503 for holding the last frequency, until it is detected that receiving can be continued.例文帳に追加

探索を開始する直前に受信していたラスト周波数を記憶する第１の記憶手段５０１と、受信継続を検出する手段５０２と、受信継続が検出されるまでラスト周波数を保持する第１のメモリ制御手段５０３とを備えている。 - 特許庁

In the stabilization step, a stabilization voltage having an electric field opposite to electric fields formed by the first and second programming voltages is applied to the memory cell after the programming step corresponding to the programming voltage of higher level out of the first programming voltage and second programming voltage.例文帳に追加

安定化ステップは、第１プログラミング電圧と第２プログラミング電圧のうち、高いレベルのプログラミング電圧に対応するプログラミングステップ以後に、第１及び第２プログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加する。 - 特許庁

The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.例文帳に追加

ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁

In the memory element with a first electrode 22, a second electrode, and an oxide semiconductor layer 24 formed by calcium praseodymium manganate on the first electrode, a metal oxide layer 26 is provided between the second electrode 28 and the oxide semiconductor layer 24.例文帳に追加

第１電極２２と、第２電極と、第１電極上にマンガン酸カルシウムプラセオジウムにより形成された酸化物半導体層２４とを備えるメモリ素子において、第２電極２８と酸化物半導体層２４との間に金属酸化物層２６を設けた。 - 特許庁

The stent made of a shape memory alloy wire formed into a net-like structure to be used, and the stent includes a first stent 11, a second stent 12, and at least one suture 19 for connecting the first stent 11 and the second stent 12 mutually at regular intervals.例文帳に追加

形状記憶合金ワイヤーで網目状に構成して使用されるステントであって、第１ステント１１と、第２ステント１２と、第１ステント１１と第２ステント１２とを一定の間隔を開けて互いに連結する少なくとも１本の縫合糸１９とを含んでなる。 - 特許庁

Also, different second data is supplied to the data line X in the state of holding the contents of the first data stored in the memory 27 in a second period which is a part of 1H and follows the first period, by which the pixel 2 is driven based on the second data.例文帳に追加

また、１Ｈの一部であって、第１の期間に続く第２の期間において、メモリ２７に記憶された第１のデータの内容を保持した状態で、異なる第２のデータをデータ線Ｘに供給することにより、画素２を第２のデータに基づいて駆動させる。 - 特許庁

The impurity is added to the area over a memory cell part of the silicon film so as to have a first impurity concentration, and to the area over a logic circuit part so as to have a second impurity concentration which is lower than the first impurity concentration.例文帳に追加

このとき、シリコン膜のうちメモリセル部上の領域に第１の不純物濃度になるように不純物を添加し、ロジック回路部上の領域に、第１の不純物濃度よりも低濃度の第２の不純物濃度になるように不純物を添加する。 - 特許庁

This image processor is provided with an auxiliary storage device 19 for storing first data with high LOD (Level Of Detail) on a prescribed object image, a main memory 11 storing second data with LOD lower than the first data, a CPU 10 and a GPU (Graphics Processing Unit) 18.例文帳に追加

所定の物体画像についてＬＯＤレベルの高い第１データが記憶される補助記憶装置１９、第１データよりもＬＯＤレベルの低い第２データが記憶されるメインメモリ１１、ＣＰＵ１０と、ＧＰＵ１８と、を備える画像処理装置である。 - 特許庁

In the memory element, information written in the magnetic body 10 can be read by detecting the current value of the current flowing in the first wiring 14 when electrons are moved from the second wiring 15 to the first wiring 14.例文帳に追加

この記憶素子は、第２の配線１５から第１の配線１４に電子を移動させた場合において、第１の配線１４に流れる電流の電流値を検出することによって、磁性体１０に書き込まれた記憶情報を読み取るようになっている。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁