「gate width」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

When an exposure process is carried out, for instance the blur of the energy beam in the X direction is set smaller than that in the Y direction, the wafer is adjusted in position so as to make the direction of the gate line width coincident with the X direction in the exposure system and loaded into the exposure device, and a gate pattern is exposed.例文帳に追加

露光にあたり、例えばエネルギービームのぼけ量について、Ｘ方向のぼけ量を小さくＹ方向のぼけ量を大きく設定し、露光装置内でゲート線幅方向とＸ方向が合うようにウェハの向きを調整して搬入し、ゲートパターンを露光する。 - 特許庁

To provide a semiconductor storage device which has a floating gate and a control gate and whose source and drain regions are asymmetrical and which can avoid the increase of the resistance of a bit line arranged between the floating gates in itself and besides can scale down the bit line width.例文帳に追加

フローティングゲート及びコントロールゲートを有し、ソース／ドレイン領域が非対称である半導体記憶装置におけるフローティングゲート間に配置されるビット線抵抗の増大を避け、かつ、ビット線幅を縮小することができる半導体記憶装置及びその製造方法を提供する。 - 特許庁

On the surface of a mesa region inside a trench 26, where a gate electrode 28 is embedded via a gate insulating film 27 at a lower half part and between adjacent trenches 26; a glass film 29 containing n-type impurities is deposited to the thickness which is 1/2 the opening width of the trench 26.例文帳に追加

下半部にゲート絶縁膜２７を介してゲート電極２８が埋め込まれたトレンチ２６内および隣り合うトレンチ２６間のメサ領域の表面上にｎ型不純物を含有するガラス膜２９を、トレンチ２６の開口幅の１／２以下の厚さに堆積する。 - 特許庁

In a region directly above the gate electrode 1 lying between first layer metals (1AL) 4 and 5, a metal dummy pattern 6 having width W (<L) in the first direction D1 is arranged while extending in the second direction D2 orthogonal to the longitudinal direction of the gate (current flow direction).例文帳に追加

第１層メタル（１ＡＬ）４，５で挟まれたゲート電極１の直上方領域に、第１方向Ｄ１に関する幅Ｗ（＜Ｌ）を有し且つゲート長方向（電流の流れる方向）に直交する第２方向Ｄ２に延在するメタルダミーパターン６が、配設されている。 - 特許庁

The width W_1 of an LDD region 87 of the pixel transistor 80 is set narrower than the width W_2 of a channel region 83, so as to reduce the value of the parasitic capacitance of the pixel transistor 80, namely, a parasitic capacitance formed between the LDD region 87 and a gate electrode 81.例文帳に追加

そして、画素トランジスタ８０のＬＤＤ領域８７の幅Ｗ_1をチャネル領域８３の幅Ｗ_2よりも狭く設定することで、画素トランジスタ８０に付く寄生容量、即ち、ＬＤＤ領域８７−ゲート電極８１間に形成される寄生容量の容量値を小さくする。 - 特許庁

The generation of the abnormal pulse accompanied with the updating of the pulse width setting register value in the process of recording operation is prevented, since the production of the recording pulse line is made to be stopped by e.g. turning off a write gate signal when the value of the pulse width setting register is updated in the process of recording operation.例文帳に追加

記録中にパルス幅設定レジスタの値を更新する際には、例えば、ライトゲート信号をオフとすることにより、記録パルス列の生成を停止させるようにしたので、記録動作中のパルス幅設定レジスタ値更新に伴う異常パルス発生を防ぐことができる。 - 特許庁

This automatic ticket gate 1 is configured to project a width directional guide 22 to a sub-conveyance path while being interlinked with a stopper 11 for holding a railway ticket or the like so that the railway ticket or the like can be prevented from being rotated when the railway ticket or the like such as a ticket whose width directional size is short is held.例文帳に追加

自動改札機１は、乗車券類を保留するストッパ１１に連動させて、幅方向ガイド２２を副搬送路に突出させる構成としたので、幅方向のサイズが短いキップ等の乗車券類を保留しているときに、この乗車券類が回転するのを防止できる。 - 特許庁

In this resonance switching power supply circuit, voltage waveform of a desired drive circuit selected out of a plurality of on-drive circuits 21, 22 is inputted into the gate of a power transistor Tr2 based on the pulse width detected by a pulse width detecting circuit.例文帳に追加

本発明の共振型スイッチング電源回路は、パルス幅検出回路により検出されたパルス幅に基づいて、複数のオンドライブ回路２１，２２の中から選択された所望のドライブ回路からの電圧波形がパワートランジスタＴｒ２にゲート入力されるようにしたことを特徴とする。 - 特許庁

A gate 15 is formed into a rectangular shape so that the width W1 in the direction crossing the axial line of the core or insert material, which is held by a fixed mold 12 and a movable mold 13, at a right angle becomes larger than the width W2 in the direction parallel to the axial line of the core or insert material.例文帳に追加

ゲート１５を、固定金型１２と可動金型１３とにより保持された中子またはインサート材の軸線に直交する方向における幅Ｗ１が、中子またはインサート材の軸線に平行な方向における幅Ｗ２よりも大きくなる長方形をなすように形成する。 - 特許庁

Thus the interference phenomenon generated between the selective transistor region and the cell gate is suppressed and space width between the selective transistor region and the nearest cell gate is reduced to improve storage properties, current properties of the cell gates around the selective transistor are maintained, appropriate cell properties are obtained, and program properties of the cell gate are kept uniform.例文帳に追加

それによって、選択トランジスタ領域とセルゲートとの間で干渉現象が発生するのを抑え、選択トランジスタ領域に最隣接のセルゲートとの間の幅を減らして保存特性を改善し、選択トランジスタ周辺のセルゲートの電流特性を維持するとともに、流れる電圧の過多過小を防いで好適なセル特性を得て、セルゲートのプログラム特性を均一に維持する。 - 特許庁

A plurality of kinds of transistor bulks having different a gate length and gate width, and different interval between a gate electrode and the contact of a source electrode or a drain electrode are arranged freely in an I/O buffer region and electrostatic protection capability and output drive capability are optimized by connecting transistor bulks, corresponding in number to requested functions or performances, arbitrarily through aluminum interconnect.例文帳に追加

入出力バッファ領域に、ゲート長やゲート幅、さらに、ソース電極やドレイン電極のコンタクトとゲート電極の間隔がそれぞれ異なるトランジスタのバルクを複数種類用意して自由に配置し、要求される機能や性能に応じた数のトランジスタのバルクを任意にアルミ配線により接続して静電保護能力や出力駆動能力の最適化を行う。 - 特許庁

At a rear part 2a of a vehicle body 2, both of a hinge member 10 and a harness H are arranged at a side edge portion in a vehicular width direction of the vehicle body 2, and a tail gate TG is rotatably supported.例文帳に追加

車両本体２の後部２ａでは、ヒンジ部材１０とハーネスＨの双方が車両本体２の車幅方向側縁部に配設されて、テールゲートＴＧが回動可能に支持されている。 - 特許庁

This roof gate type breakwater 11 enables the door body 12 constituted by connecting door body blocks arranged adjacent to each other in parallel in the direction of width to rise through the buoyancy obtained by supply of air into an air chamber 12b.例文帳に追加

幅方向に並設した隣接する扉体ブロック同士を連結した扉体１２が、空気室１２ｂ内への給気によって得られた浮力により起立する起伏ゲート式防波堤１１である。 - 特許庁

When a doppler set condition, such as the doppler range gate width or the like, is changed on a display screen in the doppler only mode, the system control circuit detects the change of the set condition and transits automatically to the doppler simultaneous mode.例文帳に追加

また、ドップラオンリーモードの表示画面において、ドップラレンジゲート幅等のドップラ設定条件が変更されると、その設定条件の変更を検出してドップラ同時モードに自動的に遷移する。 - 特許庁

This arrangement ensures that, even for a CCD which has had its gate width increased, a good transfer efficiency in separate transfers will be obtained without having to further divide the electrode element 8A, whereby an increase in pin counts can be suppressed.例文帳に追加

これにより、ＣＣＤのゲート幅が大きくなった場合でも、電極要素８Ａをさらに分割することなく、振り分け転送の良好な転送効率が得られるので、ピン数の増加が抑えられる。 - 特許庁

A layout capable of reducing a unit gate width is adopted for a pair of N-type transistors, in which the input signal and its inverted signal are received as a pair of complementary signals by gates.例文帳に追加

入力信号およびその反転信号を一対の相補信号としてゲートに受ける一対のＮ型トランジスタについて、単位ゲート幅サイズを小さくすることが可能なレイアウトを採用する。 - 特許庁

The data reproducing method using the dummy read gate that can adjust pulse width, the number of pulses or the occurrence position of a pulse before reading data, a hard disk drive device and a storage medium are provided.例文帳に追加

データを読み取る前に，パルスの幅，パルスの個数，または，パルスの発生位置を調整することができるダミーリードゲートを用いたデータ再生方法，ハードディスクドライブ装置および記憶媒体を提供する。 - 特許庁

An interval between an element formation region 4 in an NMOS region and another element formation region 4 adjacent to the element formation region 4 (in a gate width direction) is set to a predetermined interval (distance 2×LA).例文帳に追加

ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。 - 特許庁

Further, side walls 33b of, for example, 5 nm in width are disposed on both sides of a gate electrode 29b of a transistor B having a large source-drain region in addition to side walls 32b as wide as the side walls 32a.例文帳に追加

また、ソース・ドレイン領域が大きいトランジスタＢのゲート電極２９ｂの両側には、サイドウォール３２ａと同じ幅のサイドウォール３２ｂに加えて、例えば幅が５ｎｍのサイドウォール３３ｂを配置する。 - 特許庁

In a flat gate electrode 5, a base pattern 51 and a top pattern 53 are joined with a narrow joining part 52, and each side groove 54 with a given width is provided on both sides of the joining part 52.例文帳に追加

ゲート電極５は、基部パターン５１と先端パターン５３を細幅の連結部５２を介して接続し、この連結部５２の両側に所定幅の溝部５４を形成した平面形状としている。 - 特許庁

A 2nd insulating layer 5 is arranged, which has a semiconductor- layer-top insulating layer 5a of a specified width about at the central part of a semiconductor layer 4 and is also formed to be patterned on a gate insulating layer 3.例文帳に追加

本発明は、半導体層４のほぼ中央部に所定幅の半導体層上絶縁層５ａを有すると共にゲート絶縁層３上にパターン化して形成される第２の絶縁層５を設ける。 - 特許庁

The length L of an arbitrary cell length direction (lateral direction) of the gate pad part of the ECO cell is more than or equal to the total value of three times of the minimum line width of a first wiring layer and two times of the minimum separation distance.例文帳に追加

ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 - 特許庁

The first and second MOS transistors M1, M2 are divided into multiple groups regarding the gate width (three groups in the figure) to be composed of the first divided transistors M1a, M1b, M1c and the second divided transistors M2a, M2b, M2c.例文帳に追加

この第１及び第２のＭＯＳトランジスタは、各々、ゲート幅に関して複数個（同図では３個）に分割されて、第１の分割トランジスタM1a、M1b、M1c、及び第２の分割トランジスタM2a、M2b、M2cで構成される。 - 特許庁

A plastic belt 15 whose one end is held in a holding member 16 and whose other end is extended up to a tip part 12a of the first distribution gate 12 spreads over a central part of width on the upper face of the conveyor belt 11.例文帳に追加

コンベアベルト１１の上面の幅中央部に、保持部材１６に一端が保持され、他端が第１分配ゲート１２の先端部１２ａまで延びたプラスチック製の帯１５を這わしている。 - 特許庁

Series resistance is reduced by forming a single layer spacer 13 on the side wall of the gate electrode 6L of a low voltage operation MISFET QL thereby decreasing the width of an LDD region 7L relatively.例文帳に追加

低電圧動作ＭＩＳＦＥＴＱ_Lのゲート電極６Ｌの側壁に１層スペーサ１３を形成することによって、ＬＤＤ領域７Ｌの幅を相対的に小さくして直列抵抗を低減する。 - 特許庁

To enable to avoid the variation of a threshold voltage and the increase of an on-state resistance by a hot carrier implantation to a gate electrode even if the width of a high resistor drain layer of both drain diffusion area ends is shortened.例文帳に追加

ドレイン拡散領域両端の高抵抗ドレイン層の幅が短くされていても、ゲート電極へのホットキャリア注入によるしきい値電圧の変動やオン抵抗の増大を回避できる。 - 特許庁

To provide a non-volatile memory element capable of securing operating current by increasing an effective channel width by coping with the decrease of a gate area incidental to large scale integration and a method for manufacturing the same.例文帳に追加

高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させて、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供すること。 - 特許庁

To provide a semiconductor integrated circuit which can increase the usable input power value without increasing the gate width of a transistor used for a variable attenuator and a system which uses the semiconductor integrated circuit.例文帳に追加

可変減衰器に用いるトランジスタのゲート幅を増加させることがなく、使用可能な入力電力値を上昇させることができる半導体集積回路およびこれを用いたシステムを提供する。 - 特許庁

To provide a method for manufacturing a semiconductor element in which a plurality of trenches having the same width are formed on the entire substrate, while preventing residues generated at etching of a gate conductive film.例文帳に追加

本発明は、ゲート導電膜のエッチングの際に発生する残滓を防止すると同時に、基板全体に同じ幅を有する複数のトレンチを形成する半導体素子の製造方法を提供すること。 - 特許庁

A borderless contact process and a self-aligned contact process are simultaneously carried out by assuring an adequate width between the gate electrodes 118a and 118b and by forming contact holes after forming the etch preventing film.例文帳に追加

ゲート電極１１８ａ、１１８ｂ間の幅を十分に確保し、エッチング防止膜を形成した後コンタクトホールを形成することで、ボーダーレスコンタクト工程と自己整列コンタクト工程を同時に行う。 - 特許庁

With the photosensitive film 47 as a mask, patterning is performed so as to allow the first metallic layer 43 to have the width W1 through the use of an anisotropic etching method, and then, the gate electrode with the lamination structure is formed ((c) in Fig.5).例文帳に追加

次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。 - 特許庁

On the other hand, in writing of data "1", the MOSFET is turned in an OFF state by by raising a threshold Vt while pouring charges into the floating gate electrode 36 of the MOSFET having the channel width W_B.例文帳に追加

一方、データ「１」の書き込みでは、チャネル幅Ｗ_ＢのＭＯＳＦＥＴのフローティングゲート電極３６に電荷を注入して、しきい値電圧Ｖｔを上げ、ＭＯＳＦＥＴをオフ状態とする。 - 特許庁

An overhung part 39 covering at least one part of the gate electrode 37 facing the fine carbonaceous fibers 38, is formed by arranging a second insulation layer 36 having an opening 36A gradually reducing its diameter as it becomes distant from the cathode 33 on a first insulation layer 34, of which, a minimum width of the opening is smaller than a width of the opening 37A formed on the gate electrode 37.例文帳に追加

第１の絶縁層３４上に、最小となる開口幅がゲート電極３７に設けられた開口部３７Ａの開口幅よりも大きく、かつカソード電極３３から離れるにつれて徐々に小さくなる開口部３６Ａを有した第２の絶縁層３６を設けることで、炭素系微細繊維３８と対向するゲート電極３７の面の少なくとも一部を覆う突出部３９を形成する。 - 特許庁

In the cold cathode electron source, in which a cathode electrode including the emitter causing field electron emission and gate electrodes controlling the electron emission from the emitter are spaced apart from each other by interposing an insulating region, an electrode width ratio Wk/Wg between both of the electrodes satisfies an expression of Wk/Wg≤1, wherein Wk represents the electrode width of the cathode electrode and Wg represents that of the gate electrode.例文帳に追加

電界電子放出するエミッタを備えたカソード電極と該エミッタからの電子放出を制御するゲート電極とを絶縁領域を介在させて離隔配置した冷陰極電子源において、カソード電極の電極幅をＷｋ、ゲート電極の電極幅をＷｇとして、上記両電極の電極幅比Ｗｋ／ＷｇがＷｋ／Ｗｇ≦１の式を満たした構成とする。 - 特許庁

A field effect transistor includes: a thin oxide semiconductor with a thickness of 1 nm or more and 30 nm or less formed approximately perpendicular to an insulation surface; a gate insulation film formed covering the oxide semiconductor; and stripe-shaped gates each with a width of 10 nm or more and 100 nm or less formed covering the gate insulation film.例文帳に追加

絶縁表面に略垂直に形成された厚さが１ｎｍ以上３０ｎｍ以下の薄片状の酸化物半導体と、前記酸化物半導体を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されたストライプ状の幅１０ｎｍ以上１００ｎｍ以下のゲートを有する電界効果トランジスタ。 - 特許庁

To provide a semiconductor device that has good-linearity gate voltage to gate current characteristics by preventing a reverse narrow-channel effect without changing a threshold voltage depending upon the wide or narrow channel width, and is provided with a trench isolation type MISFET with a constitution that can be manufactured without increasing the manufacturing process.例文帳に追加

逆狭チャネル効果を防止することにより、チャネル幅の広狭に依存してしきい値電圧が変動することがなく、また良好な直線性のゲート電圧−ドレイン電流特性を示し、かつ工程数を増やすことなく作製できる構成を有する溝分離型ＭＩＳＦＥＴを備えた半導体装置を提供する。 - 特許庁

A gate signal GS corresponding to the normal width of a data pulse DP is generated on the basis of timing at which a comparator 31 detects a clock pulse CP, and the number of the edges of the pulse DP is counted on the basis of how many times the pulse height of the data pulse DP received while the gate signal GS is on becomes larger/smaller than a reference value.例文帳に追加

コンパレータ３１がクロックパルスＣＰを検出したタイミングに基づき、データパルスＤＰの正規の幅に対応したゲート信号ＧＳを生成し、そのゲート信号ＧＳのオンの間に受信したデータパルスＤＰの波高値が、何回、基準値との大小関係を反転したかに基づき、パルスＤＰのエッジ数をカウントする。 - 特許庁

To provide a gate line driving circuit which adjusts a pulse width of a scanning signal to reduce a phenomenon of variation in liquid crystal applied voltage during gate pulse application to a front stage and adjust the scanning frequency of a non-display part by a partial display function intending to reduce power consumption.例文帳に追加

本発明は、前段のゲートパルス印加時において液晶印加電圧が変動してしまう現象を低減するために走査信号のパルス幅が調節可能であり、低消費電力化を目的としたパーシャル表示機能で非表示部の走査頻度を調節可能なゲート線駆動回路を提供することにある。 - 特許庁

On a semiconductor layer 103 which is a columnar structure body extended in a prescribed direction on an insulation layer 102 whose width and height are in the range of several nm to several tens nm, a plurality of gate electrodes 105 are arrayed in the extended direction of the semiconductor layer 103 through a gate insulation film 104.例文帳に追加

絶縁層１０２上において所定の方向に延在する柱状の構造体であり、幅および高さが数ｎｍから数１０ｎｍの範囲となっている半導体層１０３上に、ゲート絶縁膜１０４を介して複数のゲート電極１０５を、半導体層１０３の延在方向に配列する。 - 特許庁

In the active matrix liquid crystal display device, shapes and dimensions of a drain electrode 40" and a source electrode 50" are formed so that a channel width W and a channel gap L of each TFT element are made constant although the gate-source parasitic capacitance Cgs of a TFT element disposed apart from the position of a gate driver is larger than that of a TFT element disposed near.例文帳に追加

ゲートライバの位置から遠くに配置されたＴＦＴ素子のゲート・ソース寄生容量Cgsが近くに配置されたＴＦＴ素子のそれよりも大きくするが、ＴＦＴ素子各々のチャネル幅ＷとチャネルギャップＬが一定となるようドレイン電極とソース電極の形状・寸法を形成している。 - 特許庁

A standard deviation of variation of threshold voltage between the MISFETs 201 and 202 is smaller than a standard deviation of variation of threshold voltage between the unit MISFETs having the same area as a channel area that is the summation of products of the gate length and the gate width of respective unit MISFETs in each MISFET.例文帳に追加

ＭＩＳＦＥＴ２０１、２０２同士の間の閾値電圧のばらつきの標準偏差は、各ＭＩＳＦＥＴにおける単位ＭＩＳＦＥＴのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一の面積を有する単一のＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差よりも小さい。 - 特許庁

A floating gate 41a of a conductive semiconductor is so provided, on the first insulating layer 46 so as to cover a part of the channel region, and the floating gate 41a is connected to the conductive semiconductor region 40a through a bottleneck part 41b (narrow width and thin) provided at the conductive semiconductor.例文帳に追加

第１の絶縁層４６上にあって、チャネル領域の一部を覆うように導電性半導体を材料としたフローティングゲート４１ａを配置し、フローティングゲートが、同じく導電性半導体に設けた狭窄（幅が狭い、膜厚が薄い）部分４１ｂを介して導電性半導体領域４０ａと接続されている。 - 特許庁

A cross flow pump P using a cross flow impeller 1 constituted so that displacement is proportional to the blade width and water passes twice through the blade 3 is built-in in the gate in such a way that the rotating axis of the cross flow impeller 1 perpendicularly crosses in the thickness direction (that is, the flow direction of cannels 22a, 22b) of the gate G.例文帳に追加

排水量が羽根幅に比例し、水が羽根３内を２度通過するように構成された貫流羽根車１を用いてなる貫流ポンプＰを、貫流羽根車１の回転軸がゲートＧの厚み方向（すなわち水路２２ａ，２２ｂの流れ方向）と直交するような態様で、ゲートＧ内に内蔵する。 - 特許庁

Then, a partial trench separation insulating film 8 is arranged in the surface of the SOI substrate SB corresponding to lower parts of both the edges, and a body contact region 21 is arranged adjacent to the partial trench separation insulating film 8 in the surface of the SOI substrate SB outside both the edges in the direction of the gate width of the gate electrode 5.例文帳に追加

そして、当該両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８が配設され、ゲート電極５のゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８に隣接してボディコンタクト領域２１が配設されている。 - 特許庁

In this power supply circuit 178, the resistance value Rg of a gate resistor 202 is decided so that a time until the end of a terrace period Tter in a voltage Vg between the gate and source terminals of a transistor 203 after pulse signal input by a pulse output circuit 201 may exceed the minimum pulse width Tonmin of the pulse signal.例文帳に追加

この電源回路１７８において、パルス出力回路２０１によりパルス信号が出力されてからトランジスタ２０３のゲート−ソース端子間電圧Vgにおけるテラス期間Tterが終了するまでの時間が、パルス信号の最小パルス幅Tonminを超えるように、ゲート抵抗２０２の抵抗値Rgが決定される。 - 特許庁