「gate width」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

Pulse width modulation (PWM) of a LED driving system can be achieved by disconnecting and grounding the gate of a transistor M1.例文帳に追加

ＬＥＤ駆動システムのパルス幅変調（ＰＷＭ）はトランジスタＭ１のゲートを切断、接地することにより実現することができる。 - 特許庁

To provide a sampling waveform measuring device reconciling a high extinction ratio with a short gate width.例文帳に追加

本発明は、高い消光比と短いゲート幅を両立することの可能なサンプリング波形測定装置の提供を目的とする。 - 特許庁

Thus, width of the gate oxide film 4 in the memory cell 9 in which data are written can be enlarged by arranging the tilt 8.例文帳に追加

この傾斜８を設けることにより、データが書き込まれるメモリセル９のゲート酸化膜４の幅を大きくすることができる。 - 特許庁

A gate member 62 is so formed that the length in the direction vertical to the sheet feeding direction is longer than the width of the sheet S.例文帳に追加

ゲート部材６２は、シート搬送方向に対して垂直方向の長さがシートＳの幅よりも長く形成されている。 - 特許庁

Next, a photoresist is patterned to open the direction of gate width in the (011) direction of the semiconductor substrate, and a recess etching is also applied thereto.例文帳に追加

次に、半導体基板の（０１１）方向にゲート幅方向が開口するようにホトレジストをパターニングし、リセスエッチングを行う。 - 特許庁

The door opposition member 11 is opposite to a door closing side end of the high-speed door 7 in the width direction of the landing gate-way 1.例文帳に追加

ドア対向部材１１は、乗場出入口１の間口方向について高速ドア７の戸閉側端部に対向している。 - 特許庁

The ratio of the projection width Wgi (min) of the projection part 20 with respect to the gate opening size Wg is 0-5%.例文帳に追加

突出部２０の突出幅Ｗｇｉ（ｍｉｎ）のゲート開口寸法Ｗｇに対する比が０％以上５％以下である。 - 特許庁

In front of the Saiho-ji Temple's gate there was a chozubachi (a water basin used to rinse the hands or as a decorative element in gardens) made of granite, whose height was two shaku (60.6 cm) and more, width was three shaku (about 90.9 cm), and length was seven shaku (212.1 cm). 例文帳に追加

済法寺の門前に高さ2尺余、幅3尺、長さ7尺ほどの花崗岩の手水鉢がある。 - Wikipedia日英京都関連文書対訳コーパス

The gate layer 28 is formed of semiconductor material, whose forbidden band width is wider than that of an adjacent channel region.例文帳に追加

ゲート層２８が、隣接するチャネル領域の禁制帯幅よりも広い禁制帯幅を有する半導体材料で形成される。 - 特許庁

Thus, the interval 106T between the long sides of the gate electrode 106 can be set irrespective of the width of the contact opening 108.例文帳に追加

これにより，コンタクト開口１０８の幅と無関係にゲート電極１０６の長辺同士の間隔１０６Ｔを設定できる。 - 特許庁

A resist mask is retarded by etching to make the etching of a conductive film, and a sectional shape of gate wiring is a trapezoid having a width which can contact with an upper wiring layer, and the sectional shape of the gate electrode branched from the gate wiring is to be a shape having three internal angles, typically a triangle, to realize a width of gate of 1 μm or less.例文帳に追加

本発明は、レジストマスクをエッチングにより後退させて導電膜のエッチングを行い、ゲート配線の断面形状は上層配線とコンタクト可能な幅を有する台形とし、且つ、ゲート配線から分岐するゲート電極の断面形状を意図的に３つの内角をもつ形状、代表的には三角形状として１μｍ以下のゲート幅を実現する。 - 特許庁

In the comparator, equipped with differential amplifier circuits M1, M2, M3, M4 in an input stage, the gate length or the gate width or both of the gate length and gate width of the MOSFET (M3 or M4) are changed, by the state of the output of the comparator, whereby hysteresis characteristics are given to the input.例文帳に追加

入力段に差動増幅回路Ｍ１，Ｍ２，Ｍ３，Ｍ４を備えたコンパレータにおいて、前記差動増幅回路Ｍ１〜Ｍ４の一方の入力回路に用いられているＭＯＳＦＥＴ（Ｍ３またはＭ４）のゲート長あるいはゲート幅、または該ゲート長とゲート幅の両方を前記コンパレータの出力の状態により変更することによって、入力にヒステリシス特性を持たせる。 - 特許庁

A gate length Ln and a gate width Wn of an n-channel MOS transistor Q1 and a gate length Lp and a gate width Wp of a p-channel MOS transistor Q2 are set, so that the n-channel MOS transistor Q1 and the p-channel MOS transistor Q2 have mutually approximately equal coupling capacitances and mutually approximately equal impedances.例文帳に追加

ｎチャネルＭＯＳトランジスタＱ_1 およびｐチャネルＭＯＳトランジスタＱ_2 のカップリング容量が互いにほぼ等しくなり、かつ、ｎチャネルＭＯＳトランジスタＱ_1 およびｐチャネルＭＯＳトランジスタＱ_2 のインピーダンスが互いにほぼ等しくなるように、ｎチャネルＭＯＳトランジスタＱ_1 のゲート長Ｌ_n およびゲート幅Ｗ_n ならびにｐチャネルＭＯＳトランジスタＱ_2 のゲート長Ｌ_p およびゲート幅Ｗ_p を設定する。 - 特許庁

On the surface of the semiconductor device 3, a recessed portion 19 for gate contact formed to a width larger than that of the trench 7 continuously to the trench 7 and the gate contact portion 17 having the polysilicon 21 for gate contact formed in the recessed portion 19 for gate contact are provided at positions different from a cell portion 5 having the polysilicon 11 for the gate electrode in the trench 7.例文帳に追加

トレンチ７内にゲート電極用ポリシリコン１１が形成されたセル部５とは異なる位置で半導体基板３の表面にトレンチ７に連続してトレンチ７よりも大きい幅寸法をもって形成されたゲートコンタクト用凹部１９と、ゲートコンタクト用凹部１９内に形成されたゲートコンタクト用ポリシリコン２１をもつゲートコンタクト部１７を備えている。 - 特許庁

Laminated layers of a gate insulation film 4, a polycrystalline silicon film 5 having a layered structure of gate electrodes MG, SG1 and SG2, an ONO film 6, a polycrystalline silicon film 7 and a silicon nitride film are formed on a silicon substrate 1, and the laminated layers are separated into a width of each gate electrode.例文帳に追加

シリコン基板１上にゲート絶縁膜４、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の層構造となる多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、シリコン窒化膜を積層形成してこれを書くゲート電極の幅に分離形成する。 - 特許庁

To easily remove the limit on the shifter width, prevent the narrowing of a gate wiring pattern, wire breaking and retraction, and distortion of a gate electrode pattern, and facilitate the shrinking processing of the device area, and improve the uniformity of the size of an extremely fine gate.例文帳に追加

シフタ幅の制限解消が容易になると共に、ゲート配線パターンの細り、断線及び後退の発生や、ゲート電極パターンの歪みを防止し、デバイス面積のシュリンク処理も容易となり、極微細ゲートの寸法均一性を向上させる。 - 特許庁

An expression, representative of the variation rate ΔIdsat/Idsat of saturation current value being inversely proportional to the value obtained by multiplying the gate projection length E1 and the gate width Wg of a transistor by coefficients, is employed as a model expression, and modeling is performed for the transistor characteristics that depend on the gate projection length.例文帳に追加

飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔが、ゲート突き出し長Ｅ１とトランジスタのゲート幅Ｗｇに係数掛けした値に反比例することを表す式をモデル式とし、ゲート突き出し長に依存したトランジスタ特性についてモデリングを行う。 - 特許庁

To provide a semiconductor device capable of reducing the resistance value of gate electrodes by sufficiently ensuring the width of the gate electrodes and capable of reducing the capacitance between the gate electrodes, and to provide a method of manufacturing the same.例文帳に追加

本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。 - 特許庁

Further, at least the width in the second direction W of the gate 14 is made into the almost equal one to the whole width in the second direction W of the face at which the gate 14 is formed in the cavity 13, and the area of the flow passage in the runner 15 has a shape increasing toward the first direction H.例文帳に追加

さらに、少なくともゲート１４の第二方向Ｗの幅を、キャビティ１３のゲート１４が形成された面の第二方向Ｗの全幅と略等しいものとし、ランナ１５の流路面積を第一方向Ｈに向かって増加する形状とした。 - 特許庁

Here, the time width of the gate signal is switched in response to the switching operation of a changeover switch 4 and the maximum detection distance is switched.例文帳に追加

ここで、切替スイッチ４の切替操作に応じてゲート信号の時間幅が切り替えられ、最大検知距離が切り替えられる。 - 特許庁

This circuit alternately turns on switching devices (50, 52) by providing alternating gate pulses varying in duration or width.例文帳に追加

この回路は、持続時間すなわち幅を変える交互に切り替わるゲートパルスを提供することによりスイッチング素子（５０，５２）を交互にターンオンする。 - 特許庁

To provide a semiconductor device and its manufacturing method by which a narrow channel effect generated due to the fineness of gate line width can be suppressed.例文帳に追加

ゲート線幅の微細化に伴って生じる狭チャンネル効果を抑制することができる半導体装置及びその製造方法を得る。 - 特許庁

To provide apparatus method of manufacturing a semiconductor device whereby a layer for forming a hard mask for a gate electrode having a specified width can be precisely machined.例文帳に追加

所定幅を有するゲート電極のハードマスクとなる層の加工が精確に行える半導体装置の製造方法を提供する。 - 特許庁

These power circuits 3 are constituted by a full-wave rectifier for full-wave rectifying the gate signal which is pulse width modulated to input.例文帳に追加

これら電源回路３はパルス幅変調されて入力する前記ゲート信号を全波整流する全波整流器で構成する。 - 特許庁

To provide a power MOSFET structure, in which by widening the surface between the gate and the source, the channel width is increased in which the current flows.例文帳に追加

ゲートとソース間の接触面を広めて電流の流れるチャネル幅を増大させたパワーＭＯＳＦＥＴ構造を提供すること。 - 特許庁

To solve the problem, wherein when a pass transistor is different from a drive transistor in their gate length and gate width, manufacture of a semiconductor memory device becomes complex because the number of parameters to be managed during the manufacture is increased.例文帳に追加

通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。 - 特許庁

The pull handle 25 is provided on an inner trim 19, i.e., a constitution material of the lift gate 5 such that it is recessed in an approximately rectangular shape at a position deviated to any one of left and right sides from a center C in a vehicle width direction of the lift gate 5.例文帳に追加

プルハンドル２５をリフトゲート５の構成材であるインナトリム１９にリフトゲート５の車幅方向中心Ｃから左右いずれか一方に偏った位置に略矩形に凹陥するように設ける。 - 特許庁

At least one side of the second gate electrode 114b in the gate-width direction is retracted toward the element region side with respect to the second insulating films 113b on the groove-type element separation insulating film 12.例文帳に追加

第２のゲート電極１１４ｂは、ゲート幅方向の少なくとも一方側の端部が溝型素子分離絶縁膜１２上の第２絶縁膜１１３ｂに対して素子領域側に後退している。 - 特許庁

Further, a p-type impurity is ion-implanted into an upper layer of the gate electrode 78 of the transistor using a mask 51 having an opening 50 narrower than a gate electrode width to form an LDD region 90.例文帳に追加

また、トランジスタのゲート電極７８の上層にゲート電極幅よりも狭い開口部５０を有するマスク５１を用いてｐ型の不純物をイオン注入してＬＤＤ領域９０を形成する。 - 特許庁

The resistance electrodes 131, 132, formed in the same width as that of gate electrodes 117, 118 in the same process as the gate electrodes 117, 118, are formed and resistance values of these resistance electrodes are the same as the on-state resistances of the MOS transistors 111, 112.例文帳に追加

この抵抗電極１３１，１３２は、ゲート電極１１７，１１８と同等な層幅に同一の工程で形成し、抵抗値をＭＯＳトランジスタ１１１，１１２のオン抵抗と同等とする。 - 特許庁

When the faulty pixel is detected, the gate bus branch line 22 is cut off by irradiating near the branched part of the gate bus line 22 with a YAG leaser beam by width smaller than the thickness of the liquid crystal cell.例文帳に追加

不良絵素が検出されると、ゲートバス支線２２の分岐部近傍に液晶セルの厚さよりも小さい幅でＹＡＧレーザー光を照射することにより当該ゲートバス支線２２を切断する。 - 特許庁

The gate signal generation section 20 is subjected to one-pulse control or pulse width modulation control by a control section 10 for giving a gate signal to a semiconductor switch for composing the unit inverters 31, 32, 33, 34.例文帳に追加

ゲート信号発生部２０は、制御部１０によりワンパルス制御、又はパルス幅変調制御が施され、単位インバータ３１，３２，３３，３４を構成する半導体スイッチにゲート信号を与える。 - 特許庁

To obtain a comparator with hysteresis function and offset function, using a simple circuit configuration and to permit changing of an L (gate length) or a W (gate width) or both of an MOSFET.例文帳に追加

簡単な回路構成でヒステリシス機能およびオフセット機能付きのコンパレータを実現でき、ＭＯＳＦＥＴのＬ(ゲート長)またはＷ(ゲート幅)、あるいはその両方を変えることができるようにする。 - 特許庁

After a gate insulating film 4 is formed on a main face of a semiconductor substrate 1, a line-shaped dummy gate which has a line width smaller than a minimum processing dimension and a pitch which is two times the minimum processing dimension is formed.例文帳に追加

半導体基板１の主面にゲート絶縁膜４を形成した後、ライン幅が最小加工寸法よりも小さく、ピッチが最小加工寸法の２倍のライン状のダミーゲートを形成する。 - 特許庁

The common driving circuit 4 is so arranged as to be adjacent to the corner opposite to the corner where the gate driver circuit 3 is arranged, to be as close to the pad as possible, and to have the approximately same width as that of the area of the gate driver circuit 3.例文帳に追加

コモン駆動回路４はゲートドライバ回路３が配置されている反対側の端に隣接し、できるだけパッド近くに、ゲートドライバ回路３の領域と同じ幅程度になるように配置する。 - 特許庁

The dummy gate pattern 13 is cut at a predetermined position in the gate width direction in the upper part of the diffusion layer 10, and performs a high-speed operation of the MOS transistor by reducing a resistance right beneath a cut portion 13a.例文帳に追加

ダミーゲートパターン１３は、拡散層１０の上部におけるゲート幅方向の所定位置で切断され、切断部１３ａの直下で抵抗を低減して高速なＭＯＳトランジスタの動作を実現する。 - 特許庁

One end portion of the conductive region is wider than the portion interposed between adjacent gate electrodes, and the distance between the adjacent gate electrodes is shorter than the width of the wide end portion.例文帳に追加

導電領域は、一端に、上記隣り合うゲート電極に挟まれている導電領域よりも幅が広い幅広部分を有し、隣り合うゲート電極の間の距離が幅広部分の幅よりも狭い。 - 特許庁

The common drive circuit 4 is arranged so that it is adjacent to the end on the opposite side where the gate driver circuit 3 is arranged as near the pads as possible and it has nearly the same width as that of the region of the gate driver circuit 3.例文帳に追加

コモン駆動回路４はゲートドライバ回路３が配置されている反対側の端に隣接し、できるだけパッド近くに、ゲートドライバ回路３の領域と同じ幅程度になるように配置する。 - 特許庁

A source tie region 4 where p-type impurities are introduced with a relatively high concentration is arranged near the center in the direction of the gate width of the gate electrode 5 in the surface of the source region 31.例文帳に追加

また、ソース領域３１の表面内には、ゲート電極５のゲート幅方向のほぼ中央部近傍に、Ｐ型の不純物が比較的高濃度に導入されたソースタイ領域４が配設されている。 - 特許庁

To prevent the occurrence of dielectric breakdown between an end in a word line direction out of the upper surface part of a silicon substrate and a gate electrode while forming a block insulating film to continue in a gate width direction.例文帳に追加

ブロック絶縁膜をゲート幅方向に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制する。 - 特許庁

Thereby even when sampling intervals are large, excessive magnification of the gate is prevented, the drive noise matched with the size of a target velocity is set by gate setting using a velocity component of the target before one sampling, and the width of the gate in response to the target velocity is changed to perform the optimum gate setting.例文帳に追加

これにより、サンプリング間隔が大きい時にも、ゲートの極端な拡大を防ぐとともに、１サンプリング前の目標の速度成分を引用するゲート設定により、目標速度の大小に合わせた駆動雑音を設定し、目標速度に応じてゲートの広さを変化させ、最適なゲート設定を行うことが可能となる。 - 特許庁

To provide the transistor of a semiconductor element and a method for manufacturing the semiconductor element capable of improving the level of integration of the semiconductor element, and improving the characteristics, yield, and reliability of the element, by forming dual gate electrodes in a laminated configuration equipped with a lower first gate electrode and an upper second gate electrode whose width is larger than that of the first gate electrode.例文帳に追加

下部の第１ゲート電極と第１ゲート電極より幅の大きい上部の第２ゲート電極を備えている積層構造の二重ゲート電極を形成して素子の集積度を向上させ、素子の特性、収率及び信頼性を向上させた半導体素子のトランジスタ及びその製造方法を提供する。 - 特許庁

Consequently, since the width of depletion region extending from first and second gate region 3, 7 can be shortened sufficiently enough to obtain a wider channel width, significant reduction in channel resistance can be realized.例文帳に追加

従って、第１、第２ゲート領域３、７から伸びる空乏層幅を十分に縮めることができ、チャネル幅を十分にとることができるため、チャネル抵抗低減を十分に図ることができる。 - 特許庁

The T-FF circuit 29 is designed to function as determining means for determining whether a slit width which is a width of a low level between two clock pulses to be outputted from the OR gate circuit 28 is existing or not.例文帳に追加

Ｔ−ＦＦ回路２９は、ＯＲゲート回路２８から出力された２つのクロックパルス間のロウレベルの幅であるスリット幅が存在するか否かを判定する判定手段として機能する。 - 特許庁

At a substantially central portion in the width direction of the gate trench 16, the bottom face of the trench is substantially flat, whereby at an end in the width direction, the bottom face of the trench is substantially wholly curved.例文帳に追加

ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 - 特許庁