「gate width」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

In a wiring part 8d, two standard patterns of 10 μm are arranged in parallel so that the longitudinal direction is the direction that the gate wiring extends (horizontal direction in Figure), making the effective pattern width 20 μm.例文帳に追加

配線部８ｄは１０μｍの基準パターンをゲート配線の延在方向（図の横方向）に長手方向をもつ如く２本を並列にして実効的なパターン幅を２０μｍとする。 - 特許庁

The recessed part 41A of the gate disk 21 has a groove width slightly larger than the lateral dimension of the carrying cords 1a and 1b and a depth h slightly larger than the thickness of the carrying cords 1a and 1b.例文帳に追加

ゲート円盤２１の凹部４１Ａは下げ紐１ａ，１ｂの幅寸法よりもやや広い溝幅ａで下げ紐１ａ，１ｂの厚みよりもやや深い深さｈの形状のものからなる。 - 特許庁

Accordingly the width in the shifting direction of the gate plate 11 and its selecting direction can be made smaller than conventional, and as a result, it is possible to construct small the whole shift lever device.例文帳に追加

従って、従来に比べてゲートプレート１１のシフト方向の幅およびセレクト方向の幅を狭くすることができ、結果として、シフトレバー装置全体の小型化を図ることができる。 - 特許庁

Moreover, a formation width L of the source electrode 4 connected to the node N1 is caused to be smaller than the sum of gate-source electrode overlap widths a1 and a2 in a region B of the transistor terminal portion.例文帳に追加

そして、ノードＮ１に接続されたソース電極４の形成幅Ｌをトランジスタ端部の領域Ｂでのゲート・ソース電極重なり幅ａ１及びａ２の和よりも小さくしている。 - 特許庁

A transistor array at a farther distance from the pad 200 for the source is shorter in gate-width-directional length of a region of the second wiring layer 110a where the via 112a is not provided.例文帳に追加

ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さが短くなっている。 - 特許庁

Consequently, even when a mask aligning deviation is generated in the position of the NMOS transistor area 8, no change is generated in the gate width of each transistor, and the degree of integration can be improved without deteriorating the characteristics of the device.例文帳に追加

ＮＭＯＳトランジスタ領域８の位置にマスク合わせずれが生じたとしても、各トランジスタのゲート幅に変化がなく、特性を低下させずに集積度を向上させることができる。 - 特許庁

To provide a high-frequency pulse power amplifier where the power in the pulse width approaches a certain value by controlling the gate voltage, even in the case of restrictions on capacitance increase of a capacitor.例文帳に追加

ＦＥＴを使用した高周波パルス電力増幅器の、チャージ回路の放電に起因するドレーン電圧のパルス幅内下向傾斜による高周波出力パルス幅内下向傾斜の補正。 - 特許庁

To provide a semiconductor device capable of attaining a TFT of low power consumption, which has a small gate overlap width and responds at high speed at inexpensively, and to provide a method of manufacturing the same.例文帳に追加

ゲートオーバーラップ幅が小さく高速応答が可能で低消費電力のＴＦＴを低コストで実現することができる半導体装置及びその製造方法を提供する。 - 特許庁

This raw material discharge device has a gate 3 for adjusting an opening in the length direction of a conveyer and an opening adjusting mechanism 10 in the width direction of the conveyer in the discharge part of a raw material vessel 1.例文帳に追加

原料槽１の排出部に、コンベアの長さ方向開度を調整するゲート３とコンベア幅方向の開度調整機構１０とを設けた原料排出装置。 - 特許庁

A rectangular parallelepiped protrusion 21 having height H_B and width W_B is formed on a silicon substrate and a gate oxide film is formed partially on the top surface and the side wall face of the protrusion 21.例文帳に追加

シリコン基板上に高さＨ_Ｂで、幅がＷ_Ｂの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成する。 - 特許庁

An interval between the element formation region 4 and an element formation region 8 adjacent to the element formation region 4 (in the gate width direction) is also set to the predetermined interval (distance 2×LA).例文帳に追加

また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 - 特許庁

The EXOR gate 2 exclusive ORs the received signals, generates a pulse signal with a pulse width, corresponding to the delay time and outputs it to an input terminal of a low-pass filter 3.例文帳に追加

ＥＸＯＲゲート２は、入力した信号の排他的論理和を取り、遅延時間に対応するパルス幅を有するパルス信号を生成して、ローパスフィルタ３の入力端子に出力する。 - 特許庁

The gate body 1 is supported on support column members 7 on the right and left sides installed in the direction of width of a river 6 through the support disks 2 so as to rotate freely and fix by an arbitrary rotation angle.例文帳に追加

河川６の幅方向に設置した左右の支持柱部材７に、ゲート本体１を、支持円盤２を介して回転自在に且つ任意の回転角度で固定可能に支持させる。 - 特許庁

The width of the element separation area on the end of the memory cell array is larger than the inside (T1>T2), and an interval between the floating gate electrodes on the end of the memory cell array is larger than the inside (S1>S2).例文帳に追加

メモリセルアレイの端部での素子分離領域幅が内部よりも大きく（Ｔ_１＞Ｔ_２）、かつ、メモリセルアレイの端部での浮遊ゲート電極間隔が内部より大きくなっている（Ｓ_１＞Ｓ_２）。 - 特許庁

In the semiconductor layer 20, regions facing the edges of the gate electrode 15 and regions lying between neighboring high-concentration source/drain regions 122 in the channel width direction are low-concentration regions.例文帳に追加

半導体膜２０において、ゲート電極１５の端部に対峙する部分、およびチャネル幅方向で隣接する高濃度ソース・ドレイン領域１２２の間は低濃度領域になっている。 - 特許庁

In molding injection, the injection is carried out by an injection gate having an opening inner diameter width of at least 1/2 of the injection side inner diameters of the upper and lower molds.例文帳に追加

また成形物射出に際し、上下金型の射出側内径の少なくとも２分の１以上の開口内径幅を有する幅広の射出ゲートにより行うようにする。 - 特許庁

To activate a stress given in the gate width direction in a channel region toward the direction of increasing the mobility, and to prevent a leakage when a silicide layer is formed on the surface of a source drain region.例文帳に追加

チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークを防止する。 - 特許庁

To provide a semiconductor device capable of suppressing substrate floating effects, without threshold voltage variations in each position in the gate width direction, and to provide a method for manufacturing the same.例文帳に追加

ゲート幅方向の各位置における閾値電圧をばらつかせることなく、基板浮遊効果を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。 - 特許庁

The light shield film has an opening end extended to right above the photodetection portions 12 and has a larger projection width on a channel stop side (outside) than on the side of the readout gate 14 (inside).例文帳に追加

遮光膜は、開口端が受光部１２の直上位置にまで延び、チャネルストップ側（外側）の張り出し幅が読み出しゲート１４側（内側）の張り出し幅より大きく形成されている。 - 特許庁

A p-type MOS transistor 22a and a p-type MOS transistor 22b are constituted so that the rate of the channel length to the width can be the same, and drain currents approximating to the same gate voltage are allowed to run.例文帳に追加

ｐ型ＭＯＳトランジスタ２２ａおよびｐ型ＭＯＳトランジスタ２２ｂはチャンネル長と幅の比が同一のトランジスタであり、同一のゲート電圧に対して近似したドレイン電流を流す。 - 特許庁

A rectangular parallelepipedic projection 21 of height H_B and width W_B is formed on a silicon substrate, and a gate oxide film is formed on the top surface and a part of the side wall of the projection 21.例文帳に追加

シリコン基板上に高さＨ_Ｂで、幅がＷ_Ｂの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成する。 - 特許庁

To provide a mos transistor and its manufacturing method that prevent current leak, can secure larger process margin at the time of adjusting an off-current, and realize a more stable element by the same width between gate lines as the conventional one.例文帳に追加

本発明の目的は、電流漏れを防止し、オフ電流の調節にあたってより大きな工程マージンを確保できる、モストランジスタ及びその製造方法を提供することにある。 - 特許庁

Synchronously with an AC power source 1, the pulse width data are called in sequence in one cycle period of a half wave, and generate PWM pulses which are applied to the gate of an IGBT 7a.例文帳に追加

そして、交流電源１に同期させつつ半波１サイクル期間内において順次、パルス幅のデータを呼び出してＰＷＭパルスを発生させ、ＩＧＢＴ７ａのゲートに与える。 - 特許庁

Then, each gate liner 3a is exchanged with the one having a different fitting angle, so that the outlet width in the carrying direction of the ore bed is individually changed to improve the productivity of a sintered lump.例文帳に追加

そして、各ゲートライナー３ａを、取付け角度の異なるものと交換することにより、鉱層の搬送方向の出口幅を個々に変え、燒結塊の生産性を向上させる。 - 特許庁

A toggle type flip-flop circuit receives the output signal of the logic gate, and outputs a signal which is inverted in logical level as a second clock signal each time the pulse signal having the prescribed width is detected.例文帳に追加

トグル型フリップフロップ回路は、論理ゲートの出力信号を受け、所定幅のパルス信号を検出するたびに、論理レベルが反転する信号を、第２クロック信号として出力する。 - 特許庁

Next, with the photosensitive film 47 as a mask, the first metal layer 43 is patterned so as to have the width (W1) by an anisotropic etching method to form the gate electrode with multilayer structure ((c) in Fig.5).例文帳に追加

次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。 - 特許庁

A starting period of the gate width (integration processing time) is delayed (mask) by a predetermined period from a generation starting period of ion current, that is, a rising time of the induced noise (processing delaying part 90).例文帳に追加

また、ゲート幅（積分処理期間）の開始時期をイオン電流の発生開始時期、即ち誘導ノイズの立ち上がり時点から所定の期間だけ遅延（マスク）させる（処理遅延部９０）。 - 特許庁

Dummy wiring 50 arrayed in a plurality of numbers in a width direction extending in a wiring direction while crossing the wiring direction at a right angle are formed on a semiconductor 30 through a gate insulating film 36.例文帳に追加

配線方向に延在し、かつ配線方向に直交する幅方向に複数配列されたダミー配線５０を、半導体基板３０上にゲート絶縁膜３６を介して設ける。 - 特許庁

The region 138 of low impurity concentration can be made thinner than a gate depletion layer width formed by a dynamic threshold transistor (DTMOS) that the thickness has a normal impurity profile.例文帳に追加

不純物濃度の薄い領域１３８は、その厚さが通常の不純物プロファイルをもつ動的閾値トランジスタ（ＤＴＭＯＳ）で形成されるゲート空乏層幅より薄くすることができる。 - 特許庁

A source electrode 6 and a drain electrode 7 are formed on the semiconductor layer 4 by application, and the width of the semiconductor- layer-top insulating layer 5a is formed smaller than that of a gate electrode 2.例文帳に追加

半導体層４上にソース電極６とドレイン電極７を塗付によって形成し、半導体層上絶縁層５ａの幅はゲート電極２の幅より小さく形成する。 - 特許庁

Then, a region other than the gate electrode 24 on the semiconductor substrate 21 is irradiated with an ultrashort pulse laser beam whose pulse width is 10-1,000 femtoseconds, and an amorphous layer 26a is formed.例文帳に追加

そして、半導体基板２１におけるゲート電極２４以外の領域にパルス幅が１０〜１０００フェムト秒の超短パルスレーザー光を照射し、非晶質層２６ａを形成する。 - 特許庁

To put it concretely, impurity constituting the photodiode 2 is diffused in an "X" shape, and width L of impurity is constituted to sequentially extend from the photodiode 2 to the gate electrode 3.例文帳に追加

具体的には、フォトダイオード２を構成する不純物を『Ｘ』字状に拡散して、不純物の幅Ｌがフォトダイオード２からゲート電極３に向かって逐次に広がるように構成する。 - 特許庁

To provide a gate drive circuit of a switching element in which a soft interruption function is operated upon detecting short circuit and dielectric breakdown can be prevented even if a narrow width pulse is inputted.例文帳に追加

短絡検出時にソフト遮断機能を動作させるとともに、狭幅パルスが入力しても、絶縁破壊を防止できるスイッチング素子のゲート駆動回路を提供することにある。 - 特許庁

By a reduction in the width of the contact impurity region, the contact impurity region can be restrained from approaching the gate structure of the peripheral MOS transistor, and the source/drain regions of the peripheral MOS transistor can be restrained from increasing in effective impurity concentration.例文帳に追加

この横幅の減少により、コンタクト不純物領域がゲート構造に接近するのを抑え、周辺ＭＯＳトランジスタの実効的ソース、ドレイン濃度の上昇を抑える。 - 特許庁

A rectangular parallelepiped protrusion 21 having height H_B and width W_B is formed on a silicon substrate 22 and a gate oxide film 28 is formed partially on the top surface and the side wall face of the protrusion 21.例文帳に追加

シリコン基板２２上に高さＨ_Bで、幅がＷ_Bの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜２８を形成する。 - 特許庁

When one arbitrary capacitor row is noticed as a first capacitor row, an adjacent second capacitor row is arranged in parallel and the first capacitor row and the second capacitor row have a difference deviating only a distance corresponding to a sum of one width of a transfer gate 2 in a phase arranging the capacitors and one width of a gap making the transfer gate.例文帳に追加

任意の１つの前記キャパシタ列を第１のキャパシタ列として注目したときには、隣接する第２のキャパシタ列が平行に配列され、前記第１のキャパシタ列と、前記第２のキャパシタ列とでは、キャパシタ１４の並ぶ位相がトランスファーゲート２の１本分の幅とトランスファーゲート同士のなす間隙の１本分の幅との和にほぼ相当する距離だけずれている。 - 特許庁

An image sensor having an in-pixel amplifier reduces noise caused by a driving transistor by setting the gate width (channel width) and gate length (channel length) of driving transistors of light-shielded pixels arrayed in a first OB region 61 and a second OB region 62 to be larger than those of photosensitive pixels arrayed in an effective pixel region 60.例文帳に追加

画素内アンプを持つ撮像素子であって、第１のＯＢ領域６１および第２のＯＢ領域６２に配列されている遮光画素の駆動トランジスタのゲート幅（チャネル幅）およびゲート長（チャネル長）を、有効画素領域６０に配列されている感光画素のゲート幅（チャネル幅）およびゲート長（チャネル長）より大きくすることで、駆動トランジスタで発生するノイズを低減させる。 - 特許庁

In this case, the source wiring 17S, the drain wiring 17D and a lower metal layer 11 extend from the side of each of the contact holes CH to cover a region not exceeding an end P3 of a width direction of the gate wiring 15 on the upper or lower part of the semiconductor layer 13 and the gate wiring 15.例文帳に追加

ここで、ソース配線１７Ｓ、ドレイン配線１７Ｄ、及び下部金属層１１は、各コンタクトホールＣＨの側から延びて、半導体層１３及びゲート配線１５の上方もしくは下方において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆う。 - 特許庁

Then a source output control signal Cs and a gate output control signal Cg are generated, on the basis of the signal width correction value α and a scanning signal, and a drive video signal are generated on the basis of the source output control signal Cs and the gate output control signal Cg.例文帳に追加

そして、信号幅補正値αに基づいてソース出力制御信号Ｃｓとゲート出力制御信号Ｃｇが生成され、そのソース出力制御信号Ｃｓとゲート出力制御信号Ｃｇとに基づいて走査信号と駆動用映像信号とが生成される。 - 特許庁

A gate outer panel 9 and a gate inner panel 11 are adhered to each other in a watertight manner by an adhesive seal part 25 (lower adhesive seal part 25a) which is continuous to each of an upper edge, both side edges in the vehicle width direction, and a backward projecting face 19b over the whole of these items.例文帳に追加

ゲートアウタパネル９とゲートインナパネル１１とを、各々の上端縁、車幅方向両側の側端縁、及び後方突出面部１９ｂよりも上方に離れた位置でこれら全体に亘って連続する接着シール部２５（下方接着シール部２５ａ）により水密接着する。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of preventing a short circuit between gate electrodes caused by a void existing in an insulating body upon manufacturing the semiconductor device, narrow in the width of an element separating region formed by employing an STI (shallow trench isolation) method and having a groove gate structure.例文帳に追加

ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。 - 特許庁

When the lift gate 1 is opened, the tonneaus cover side coupling part 39 is pulled to the outside in a vehicle width direction by a string member 13 when a lift gate side coupling part 16 is lifted so that a first rear cover member 41 and second rear cover member 42 are folded by self weight.例文帳に追加

リフトゲート１を開放操作したとき、リフトゲート側連結部１６の上昇移動に伴ってトノカバー側連結部３９が紐部材１３により車幅方向外側へ引っ張られ、第１後部カバー部材４１と第２後部カバー部材４２とが自重により折り畳まれる。 - 特許庁

In the panel for the folding type gate, the panels 11 are composed of the first and second split panels 11a, 11b formed in left-right same width, and the latch pins of both split panels 11a, 11b are latched and cantilever- supported to support metal fittings 45 formed to the frame-shaped supports 36, 37 of a unit constituting the gate.例文帳に追加

パネル１１を左右同幅に形成した第１及び第２の分割パネル１１ａ，１１ｂにより構成し、ゲートを構成するユニット３５の枠状支柱３６，３７に形成された支持金具４５に両分割パネル１１ａ，１１ｂの掛止ピン２８を掛止して片持ち支持させる。 - 特許庁

In particular, the gate electrode 29 is formed into a shape overlapped on the LOCOS oxide film 28, where the overlapped length of the gate electrode 29 is set at about 10 μm, which is nearly half the width of the LOCOS oxide film 28.例文帳に追加

特に、ゲート電極２９は、ＬＯＣＯＳ酸化膜２８上にオーバーラップした形態で形成され、ＬＯＣＯＳ酸化膜２８上への張り出し量（ゲートオーバーラップ長Ｏ／Ｌ）は、当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗのほぼ１／２である約１０μｍに設定される。 - 特許庁

A connecting part of the gate and the bottom face 1d has a recessed groove 1e having a depth D of 5% to 25% of the total height H of the synthetic resin retainer 1, and a minimum diameter of a tip part of the gate is 10% to 50% of a width W of the synthetic resin retainer 1.例文帳に追加

このゲートと底面１ｄとの連結部には、合成樹脂製保持器１の総高さＨの５％以上、２５％以下の深さＤを有する凹溝１ｅを設け、且つゲートの先端部の最小径を合成樹脂製保持器１の幅Ｗの１０％以上、５０％以下とした。 - 特許庁