「high-logic」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

When the input signal IN is transferred from the Lo level to the Hi level, the transistor MP3 is turned ON until the input signal IN exceeds the logic threshold value, and a High-level input voltage ViH is increased by the current section of the transistor MP4 in the High-level input voltage ViH.例文帳に追加

入力信号ＩＮがＬｏレベルからＨｉレベルに遷移した際には、トランジスタＭＰ３は入力信号ＩＮが論理しきい値をこえるまではＯＮとなり、Ｈｉｇｈレベル入力電圧ＶｉＨは、トランジスタＭＰ４の電流分だけＨｉｇｈレベル入力電圧ＶｉＨが上がることになる。 - 特許庁

A high-speed serial data transceiver network on a programmable logic device ("PLD") includes some channels that are able to operate at data rates, up to a first, relatively low maximum data rate, and other channels that are able to operate at data rates, up to a second, relatively high maximum data rate.例文帳に追加

プログラマブルロジックデバイス（「ＰＬＤ」）上の高速シリアルデータトランシーバ回路網は、第一の比較的低い最大データレートまでのデータレートで動作可能な幾つかのチャネル、および、第二の比較的高い最大データレートまでのデータレートで動作可能な他のチャネルを含む。 - 特許庁

To provide storage and conveyance facility capable of solving problems, such as degradation in work efficiency occurring at the time of conveying articles, complication of conveyance logic, congestion, attaining high efficiency of workers, high operability by the efficient usage of the equipment, and cost reduction by facility reduction.例文帳に追加

物品搬送時に発生する作業能率低下、搬送ロジックの複雑化、滞留、輻輳といった諸課題を解決し作業者の能率の向上、設備の効率的活用による稼働率向上と設備削減によるコストダウンを実現する保管搬送設備を提供する。 - 特許庁

The driving signal generation circuit 4 is comprised of AND gates 5a, 5b which are logic circuits of a low power supply voltage, and high voltage output circuits 6a, 6b and the AND gates 5a, 5b and the high voltage output circuits 6a, 6b are formed on the same chip by an SOI process.例文帳に追加

駆動信号生成回路４は、低電源電圧の論理回路であるＡＮＤゲート５ａ，５ｂと、高電圧出力回路６ａ，６ｂとからなり、ＡＮＤゲート５ａ，５ｂと高電圧出力回路６ａ，６ｂとがＳＯＩプロセスにて同一チップに形成される。 - 特許庁

To provide an integrated circuit provided with an insulator for diffusing heat from a high output device while using high-K insulating materials and for dealing with the needs of a low dielectric constant and a low resistivity for a low output logic device while using low-K insulating materials at the same time.例文帳に追加

高Ｋ絶縁材料を用いて高出力デバイスから熱を散逸させると同時に低Ｋ絶縁材料を用いて低出力論理デバイスの低誘電率、低抵抗率の必要に対処する絶縁体を含む集積回路を提供する。 - 特許庁

A high-frequency power FET device 22 forms a monolithic high-frequency integrated circuit structure 10 by integrating the passive parts 23, 24, 26, 28, 31, electric static discharge (ESD) devices 27, 127, 227, and/or a logic structure 29 together on a semiconductor body 13.例文帳に追加

高周波電力ＦＥＴ装置２２が受動部品２３，２４，２６，２８，３１、静電放電（ＥＳＤ）装置２７，１２７，２２７、および／または論理構造２９と共に半導体本体１３上に集積されてモノリシック高周波集積回路構造１０を形成する。 - 特許庁

A logarithmic conversion high-order bit string generation section detects a bit the logic of which is "1" and positioned at the top among respective bits of inputted data B as an active bit and defines binary data indicating this bit position S as a logarithmic conversion high-order bit string D.例文帳に追加

対数変換上位ビット列生成部が、入力データＢの各ビットのうち論理“１”となっている最も上位に位置するビットをアクティブビットとして検出し、このビット位置Ｓを表すバイナリデータを対数変換上位ビット列Ｄとする。 - 特許庁

To provide a CMOS logic circuit wherein the design of circuit with a high speed operation and high expendability is attained, the development man-hours of which can considerably be reduced by remarkably decreasing component adjustment man-hours, and the yield of which is enhanced by using the same basic components to reduce the manufacturing cost.例文帳に追加

ＣＭＯＳ論理回路において、高速動作および拡張性の高い回路設計を可能にし、部品の調整手間を大幅に減少させることにより開発工数が大幅に削減され、さらに、同一の基本部品を使用することにより歩留りの向上を図れ製造価格の低廉化を促進する。 - 特許庁

A detector having a low threshold voltage and a detector having a high threshold voltage are provided to a test terminal for controlling a test mode of a semiconductor device, and the detector having the low threshold voltage releases a reset of a logic circuit while the detector having the high threshold voltage controls switching of the test mode.例文帳に追加

半導体装置のテストモードを制御するテスト端子に、低閾値電圧のディテクタと高閾値電圧のディテクタを設け、低閾値電圧のディテクタによって論理回路のリセットを解除し、高閾値電圧のディテクタでテストモードを切替え制御するような構成にした。 - 特許庁

To enable high-speed operation and circuit design high in extensibility in a CMOS logic circuit; to remarkably reduce development manhours by significantly reducing adjustment work for components; and to improve a yield by using the same basic component to facilitate reduction of manufacturing cost.例文帳に追加

ＣＭＯＳ論理回路において、高速動作および拡張性の高い回路設計を可能にし、部品の調整手間を大幅に減少させることにより開発工数を大幅に削減し、さらに、同一の基本部品を使用することにより歩留りの向上を図れ製造価格の低廉化を促進する。 - 特許庁

To attain miniaturization of a circuit scale, high density, low power consumption and high speed processing by configuring a multi-stage interleave pattern generator that is used for a multi-stage interleave (M1L) or its de- interleaving in a data communication system or the like with only logic circuits.例文帳に追加

データ通信システム等におけるマルチステージ・インタリーブ（ＭＩＬ）又はそのデインタリーブに用いるマルチステージ・インタリーブ・パターン生成器に関し、ロジック回路のみで構成し、回路規模の小型化、高密度化、低消費電力化及び処理の高速化を図る。 - 特許庁

The n^- semiconductor layer 3 in the high-potential island area 101 is connected with that in the low-potential island area 104 by means of that in the slit area 105, and the n^- semiconductor layer 3 in the high-potential island area 101 is provided with a logic circuit 103.例文帳に追加

高電位島領域１０１におけるｎ^-半導体層３と、低電位島領域１０４におけるｎ^-半導体層３とは、スリット領域１０５におけるｎ^-半導体層３によって接続されており、高電位島領域１０１におけるｎ^-半導体層３にはロジック回路１０３が形成されている。 - 特許庁

The bridge logical device includes a hypervisor operation logic circuit that maintains a status of the system under the at least one high-performance processor, a processor language translation logic circuit that translates processor languages between the at least one high-performance processor and the hypervisor processor, and a high-speed bus switch that has first, second, and third ports and bidirectionally relays data between any two of the three ports.例文帳に追加

このブリッジ論理デバイスは該１つ以上の高性能プロセッサの下の該システムのステータスを保守するハイパーバイザ動作論理回路と、該１つ以上の高性能プロセッサと該ハイパーバイザプロセッサとのプロセッサ言語間の翻訳をするプロセッサ言語翻訳論理回路と、第１、第２、及び第３ポートを有し該３つのポートのうち任意２つの間でデータを双方向に中継する高速バススイッチとを備える。 - 特許庁

To provide a method of manufacturing a semiconductor element to which a gate dielectric film is applied, capable of increase the dielectric constant of the gate dielectric film applied to a high speed and high density logic element using a high dielectric material as the gate dielectric film and an very-high integrated element of 1G DRAM or larger and capable to improving leakage current characteristics.例文帳に追加

高誘電体物質をゲート誘電体膜として使用する高速高密度論理素子及び１Ｇ ＤＲＡＭ級以上の超高集積素子に適用するゲート誘電体膜の誘電率を高めると共に漏洩電流特性を改善することのできる、ゲート誘電体膜が適用される半導体素子の製造方法を提供すること。 - 特許庁

A voltage level translator circuit has a digital logic circuit, at least one high-voltage capacitor having a first and second connections, in which one of the first and second connections is electrically coupled to the digital logic signal, and a cross-coupled inverter pair in which, the output of at least one inverter of the pair is electrically coupled to the other connection of the at least one high-voltage capacitor.例文帳に追加

電圧レベル変換回路は、デジタル論理回路と、第１および第２接続部を有するキャパシタであって、第１および第２接続部のうちの一方がデジタル論理信号へ電気的に結合された、少なくとも１つの高電圧キャパシタと、インバータ対であって、インバータ対のうちの少なくとも１つのインバータの出力が、少なくとも１つの高電圧キャパシタの他方の接続部へ電気的に結合された、たすき掛け結合型インバータ対とを備える。 - 特許庁

To efficiently operate the debug of software and the verification of a peripheral circuit while making the reduction of a necessary storage capacity and high speed and accurate simulation compatible in software to be performed by a processor on a logic circuit.例文帳に追加

論理回路上のプロセッサで実行されるソフトウェアについて、必要な記憶容量の削減と高速かつ正確なシミュレーションとの双方を両立させながら、ソフトウェアのデバッグおよび周辺回路の検証を効率的に行なう。 - 特許庁

Before the logic level of CE* terminal becomes H level, a buffer 6 fetches the read data while a latch control signal BLTCH is at the H level, the output is immediately turned into high impedance and the access with the flash ROM 2 is finished.例文帳に追加

バッファ６は、ＣＥ^* 端子の論理レベルがＨレベルになる前にラッチ制御信号ＢＬＴＣＨがＨレベルである間にリードデータを取り込み、直ぐに出力をハイインピーダンスにしてフラッシュＲＯＭ２とのアクセスを終了する。 - 特許庁

A logic circuit does not select either of the circuit elements so as not to act on the latch output and the operation of the other circuit element fixes the latch output to a high level or a low level at application of power.例文帳に追加

そして、これらの回路エレメントの一方を論理回路により非選択としてラッチ出力に対して作用しないようにし、他方の回路エレメントの作用により電源投入時のラッチの出力をハイレベルまたはローレベルに固定する。 - 特許庁

The source charge share is performed during the period when the logic level of a latch strobe signal LS for concurrently transferring the data for one line component captured into a sampling circuit 32 of a source driver 300 to a latch circuit 33 remains at a high level.例文帳に追加

ソースドライバ３００のサンプリング回路３２に取り込まれた１行分のデータを一斉にラッチ回路３３に転送するためのラッチストローブ信号ＬＳの論理レベルがハイレベルになっている期間中にソースチャージシェアが行われる。 - 特許庁

The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70 and a clock-detecting circuit 80.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０を含む。 - 特許庁

To provide a distributed simulation system in which the exchanging frequency of a simulation event and the transfer amounts of simulation data are reduced between logic processors, the processing speed of the whole system is kept high and efficient simulation processing is performed.例文帳に追加

論理プロセッサ間での模擬イベント交換頻度及び模擬データ転送量を削減することができ、システム全体としての処理速度を高速に保ち、且つ効率的な模擬処理を実行することができる分散シミュレーションシステムを提供する。 - 特許庁

A sense amplifier is connected to the true bitline and the complementary bitline, and the sense amplifier amplifies a small voltage difference between the true bitline and the complementary bitline as a full level signal of a prescribed high and low logic voltage level.例文帳に追加

センス増幅器が真ビットラインおよび相補ビットラインに結合され、このセンス増幅器は、真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅するように構成されている。 - 特許庁

SRAM ARRAY, SRAM CELL, MICROPROCESSOR, METHOD, AND SRAM MEMORY (SRAM MEMORY AND MICROPROCESSOR COMPRISING LOGIC PORTION REALIZED ON HIGH-PERFORMANCE SILICON SUBSTRATE AND SRAM ARRAY PORTION, INCLUDING FIELD EFFECT TRANSISTOR HAVING LINKED BODY AND METHOD FOR MANUFACTURING THEM)例文帳に追加

ＳＲＡＭアレイ、ＳＲＡＭセル、マイクロプロセッサ、方法、ＳＲＡＭメモリ（高性能シリコン基板に実現された論理部分と、連結されたボディを有する電界効果トランジスタを含むＳＲＡＭアレイ部分とを備えるＳＲＡＭメモリおよびマイクロプロセッサ、およびそれらの製造方法） - 特許庁

To provide a bus transceiver, in which a high speed binary transfer mode for half-duplex binary transfer of data signals is combined with a ternary control transfer mode, having a full-duplex dominant logic transmission scheme for full-duplex transfer of control signals.例文帳に追加

本発明は、データ信号の半二重２進転送用の高速２進転送モードと、制御信号の全二重転送用の全二重ドミナント論理送信方式を有する３進制御転送モードを組み合わせたバス・トランシーバを提供する。 - 特許庁

To provide a TCP transfer apparatus which can improve TCP transmission throughput even in cases where a high-speed retransfer algorithm is adopted and the order in which TCP packets arrive is altered by a difference in delay per logic line.例文帳に追加

本発明は、高速再転送アルゴリズムが採用され、論理回線ごとの遅延差によってＴＣＰパケットの到着順序が入れ替わる場合でも、ＴＣＰ伝送のスループットを向上させることができるＴＣＰ転送装置を提供する。 - 特許庁

An anti-hunting logic after upshift at least partially decrease anti-hunting offset for a down-shift profile in a shift direction right before by detecting a high throttle demand (THL>85%) and the state of low acceleration (d/di<(OS)<O).例文帳に追加

アップシフト後のアンチ‐ハンチング論理は、高スロットル要求(THL＞85％)及び低加速度(d／dt(OS)＜0)の状態を検知して、直前のシフト方向のダウンシフトプロフィールに対するアンチ‐ハンチングオフセットを少なくとも部分的に減少させる。 - 特許庁

A high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 including at least a serial/parallel conversion circuit 40; a self-running clock generation circuit 70, a clock detection circuit 80, and an output mask circuit 90.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁

To provide a semiconductor device that reduces a leakage current of a second transistor that is part of a peripheral circuit for writing and erasing with respect to a memory cell of a DRAM or to a DRAM while keeping a high level of on-state current of a first transistor constituting a logic circuit, and to provide a method of manufacturing the semiconductor device.例文帳に追加

ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。 - 特許庁

To avoid the excessively large or small formation of timing limitation of high order hierarchy caused by inconsistency of interface specifications of timing limitation between respective low order hierarchies at the time of diverting low order hierarchical circuits to hierarchically design a logic circuit.例文帳に追加

下位階層回路を流用して論理回路を階層設計する際に、各下位階層間のタイミング制約のインターフェイス仕様の不整合によって、上位階層のタイミング制約が過剰又は過小に作成されることを回避する。 - 特許庁

The digital data for inspection are changed so that the output from each output terminal has a high level in the two times of output; moreover, the other output has a low level in each of measurement of three times, and that logic is inverted with adjacent output terminal, for two times of output.例文帳に追加

また、この検査用デジタルデータは、３回の測定毎に、各出力端子からの出力が２回の出力でハイレベル、残りの出力でローレベルとなり、しかも、２回の出力では、隣接する出力端子と論理が反転するように、変化させる。 - 特許庁

DWA logic circuits DL1 and DL2 are provided at prestages of the DA converters DA11 and DA12 and employ a high-pass element rotation method for an I signal of the complex digital signal and a low-pass element rotation method for a Q signal thus obtaining a complex analog filter.例文帳に追加

ＤＷＡ論理回路ＤＬ１，ＤＬ２はＤＡ変換器ＤＡ１１，ＤＡ１２の前段に設けられ、複素ディジタル信号のＩ信号にハイパスエレメントローテーション法を用い、Ｑ信号にローパスエレメントローテーション法を用いて複素ディジタルフィルタ及び複素アナログフィルタを実現する。 - 特許庁

To provide a global elimination algorithm for motion estimation with high reliability wherein a data flow is in order and smooth and to provide a structure of hardware adopting this method, for maximizing a calculation capability of logic gates, and capable of supporting a motion prediction mode of other novel advanced block matching method.例文帳に追加

データの流れが規律的かつ順調で、信頼性の高い動き予測全域消去法と、該方法を応用し、ロジックゲートの計算能力を最大に高め、他の新規なアドバンスド・ブロックマッチング法の動き予測モードをサポートできるハードウェアの構造を提供する。 - 特許庁

To provide a pattern inspection method and an inspection apparatus for eliminating reflected light from an irregular circuit pattern edge efficiently with a simple spatial filter, and implementing a high-precision inspection of a semiconductor wafer having an irregular circuit pattern such as logic.例文帳に追加

不規則な回路パターンエッジからの反射光を簡易な空間フィルタで効率よく除去し、ロジック等不規則な回路パターンを持つ半導体ウエハの検査を高精度で実現できるパターン検査方法及び検査装置を提供する。 - 特許庁

Therefore, the PLD 25 which is general, inexpensive and easy in logic change performs a part of control algorithm, and the processor 22 mainly performs the magnetic bearing control, thus attaining the digital magnetic levitation rotating device 5 which is of the low cost and high function.例文帳に追加

したがって、一般的で安価かつロジック変更も容易なＰＬＤ２５が一部の制御アルゴリズムを実行し、プロセッサ２２は磁気軸受制御を主として実行することで、安価かつ高機能なデジタル磁気浮上回転装置５が実現できる。 - 特許庁

To provide a device and method for synthesizing logic circuit by which the optimization of a circuit scale corresponding to circuit functions can be performed by performing optimization at a high-order function description level without requiring any verifying process of a designer and comparing a synthesized circuit with the optimization at a gate level.例文帳に追加

設計者の検証処理を必要とせず、上位の機能記述レベルでの最適化を行い、合成される回路をゲートレベルでの最適化に比較し、回路機能に対応した回路規模の最適化の行える論理回路合成装置及び論理回路合成方法を提供する。 - 特許庁

To provide a wiring structure in which delay in wiring is improved and in which a low power consumption and a high speed are made compatible, by a method wherein the circuit layout and the wiring structure of a conventional CMOS logic circuit are not changed and the lamination constitution of a wiring layer is not changed.例文帳に追加

従来のＣＭＯＳ論理回路の回路レイアウトおよび配線構造の大幅な変更、および配線層の積層構成の変更を伴わずに、配線遅延を改善し低消費電力化と高速化を両立させる配線構造を提供する。 - 特許庁

A hard ware control driver 12 supplys a predicted address ADRx composed of a pair of a logic address L and a phisical address P to a controller 130, as to a predicted page in which a wave form data required in certain frame processing is predicted to be stored with high possibility.例文帳に追加

ハードウエアコントロールドライバ１２は、あるフレームの処理で必要とされる波形データが記憶されている可能性の高い予測ページについて、論理アドレスＬと物理アドレスＰとの組から構成される予測アドレスADRxをコントローラ１３０に供給する。 - 特許庁

Thus, the presence or the absence of the delay of the gate turn-on signal which is given to the gate lines via the signal detection part is detected, a pulse width of logic-high interval of the clock signal is adjusted on the basis of the detection result and, thereby, the delay of the gate turn-on signal can be compensated.例文帳に追加

このように、信号検出部を介してゲート線に与えられたゲートターンオン信号の遅延の有無を検出し、その検出結果に基づいて、クロック信号のロジックハイ区間のパルス幅を調節することにより、ゲートターンオン信号の遅延を補償することが可能になる。 - 特許庁

The gradation voltage formation circuit block GB is arranged on the D3 direction side of the data driver blocks DB1-DBJ, while the high-speed I/F circuit block HB and the logic circuit block LB are arranged on the D1 direction side of the data driver blocks DB1-DBJ.例文帳に追加

階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置され、高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。 - 特許庁

The camera system is characterized in that it is equipped with a logic unit 5 which compares input weather data with a set threshold value and changes setting of the image quality, distribution rate of a video image shot by a camera 1 to setting of high image quality and distribution rate increase when the input weather data exceed the threshold value.例文帳に追加

入力された気象データと設定されたしきい値との比較を行い、しきい値を超えた場合に、カメラ１で撮影する映像の画質、配信レートの設定を高画質、配信レート増加の設定へ変更を行う論理部５を設けたことを特徴とする。 - 特許庁

To obtain a semiconductor device which can reduce the space factor while enabling a core section formed in a logic circuit to operate at high-speed and, in addition, can prevent the punch-through of the region below an element isolating region of a CMOS.例文帳に追加

論理回路が形成されたコア部の高速動作を可能としながら、そのコア部の占有面積を低減することができ、また、ＣＭＯＳにおける素子分離領域下のパンチスルーを防止することができる半導体装置及びその製造方法を提供する。 - 特許庁

Since the inter-stage impedance of each latch circuit configuring the frequency divider can be matched, the performance of transistors can maximally be developed and high speed frequency division operations can be attained with a consumed current less than that of ECL logic frequency dividers of prior arts.例文帳に追加

分周器を構成する各ラッチ回路の段間インピーダンス整合をとることができるので、トランジスタの持っている性能が最大限に引き出され、従来のＥＣＬロジック分周器よりも少ない消費電流で高速分周動作をさせることが可能となる。 - 特許庁

To provide a signal decoding circuit and a signal decoding method for decoding a signal that is applied to multivalue coding according to a time difference between a demodulated signal (A) REF and (B) DATA from two matched filters by using only a simple logic gate without using a high frequency clock.例文帳に追加

高周波クロックを使わずに簡単なロジック・ゲートのみを用いて、２つのマッチトフィルタからの復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差によって多値符号化されている信号を復号する信号復号化回路及び信号復号化方法を提供する。 - 特許庁

A logic level of the second sub-decoding signal can be varied at high speed at the time of selecting the first sub-decoding signal, a period in which a path of a through current is formed in a sub-word driver can be shortened sufficiently, thereby, a through current can be suppressed.例文帳に追加

第１のサブデコード信号の選択時高速で第２のサブデコード信号の論理レベルを変化させることができ、サブワードドライバにおいて貫通電流が流れる経路が形成される期間を十分に短くすることができ、応じて貫通電流を抑制することができる。 - 特許庁

A control circuit 15 of a motor 4 breaks current flowing to the motor 4, according to the retention information of the first logic circuit 13 or cancels the breaking of the current, and maintains a motor current at a high level ranging from the level B to the level C in starting.例文帳に追加

モータ４の制御回路１５は、第１の論理回路１３の保持情報によりモータ４に流す電流を遮断し、あるいはこの電流の遮断を解除し、起動時に、モータ電流をレベルＢとレベルＣの範囲の高いレベルに保つ。 - 特許庁