「memory blocks」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

This memory controller performs management for allocating a physical block group collected with physical blocks wherein addresses included in different flash memories are equal to a logical block, and a reservation of a system block used as the writing destination of the system data for managing or controlling access to the plurality of flash memories.例文帳に追加

メモリコントローラは、異なるフラッシュメモリに含まれるアドレスが同一の物理ブロックを集めた物理ブロック群に対して論理ブロックに割り当てる管理と、複数個のフラッシュメモリに対するアクセスを制御又は管理するためのシステムデータの書き込み先として使用するシステムブロックの予約を行う。 - 特許庁

This device is provided with a test mode switching circuit 4 in which sense amplifier circuits 5a-5d in all operation blocks 2a-2d are activated independently of block selecting signals BS1-BS4 at the time of test mode where it is tested whether an operation current of a semiconductor memory 1 satisfies a standard requirement or not.例文帳に追加

半導体記憶装置１の動作電流が規格を満足しているか否かをテストするテストモード時に、外部から入力されるブロック選択信号ＢＳ１〜ＢＳ４に関係なく、すべての動作ブロック２ａ〜２ｄにおけるセンスアンプ回路５ａ〜５ｄを活性化させるテストモード切換回路４を備えた。 - 特許庁

An unused page management table 32, which manages corresponding chips and blocks 21 of a flash memory 20 for each number of the pages 22 concerned, is prepared, and garbage collection processing is made in a descending order by using the unused page management table 32, from the block 21 of a chip, having larger unused pages 22.例文帳に追加

フラッシュメモリ２０の未使用ページ２２の数ごとに該当するチップおよびブロック２１を管理できる未使用ページ管理テーブル３２を設け、当該未使用ページ管理テーブル３２により未使用ページ２２の数が多いチップのブロック２１からガベージコレクション処理を行うようにした。 - 特許庁

In physical blocks #0, #1, and #3 for batch erasure units configured of pages P0 to P31, a memory controller defines pages P0 to P15 as an original data storage part for storing original data before rewrite, and defines pages P16 to P31 as an update data storage part for storing rewrite data.例文帳に追加

それぞれページＰ０〜Ｐ３１で構成された一括消去単位の物理ブロック♯０，♯１…において、ページＰ０〜Ｐ１５を書き替え前のオリジナルデータを記憶するためのオリジナルデータ記憶部とし、ページＰ１６〜Ｐ３１を書き替えデータを記憶するための更新データ記憶部とする。 - 特許庁

At the time of data write, 1st-3rd latches 111-113 for write successively transfer write data D1 from an input/output part 100 and 1st-3rd control parts 151-153 perform control so as to write the transferred data into any one of 1st-3rd memory blocks 121-123.例文帳に追加

データ書き込み時は、第１〜第３の書き込みデータ用ラッチ１１１〜１１３は、入出力部１００からの書き込みデータＤ１を順次転送し、第１〜第３の制御部１５１〜１５３は転送されたデータを第１〜第３のメモリブロック１２１〜１２３のうちの１つに書き込むよう制御する。 - 特許庁

The memory cell blocks 11-14 have tip data storage areas 11b-14b for storing tip data including operation parameters and path flag storage areas 11c to 14c which are provided to every tip data storage area and indicate the effect of the stored tip data.例文帳に追加

各メモリセルブロック１１〜１４は、半導体記憶装置の動作パラメータを含むチップデータを格納するチップデータ格納領域１１ｂ〜１４ｂと、該チップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域１１ｃ〜１４ｃとを有している。 - 特許庁

When an acquisition request reception unit 205 receives a request for acquiring parameters stored in the storage unit 201, an output unit 206 compares the multiplexed memory blocks with one another, and if content agrees with one another, outputs a required parameter, and if it does not agree with one another, outputs an error.例文帳に追加

取得要求受付部２０５がデータ記憶部２０１に記憶されたパラメータを取得する要求を受け付けると、出力部２０６は多重化されたメモリブロック同士を比較し、内容が一致していれば要求されたパラメータを出力し、一致していなければエラーを出力する。 - 特許庁

The data stream comprises a routine for decoder for loading a directory for data block of the stream and the electronic program guide into a memory, and activating them in the decoder, a frist header data block including screen display parameters, and second data blocks each including the video and/or audio preview.例文帳に追加

該データ・ストリームは、該ストリームのデータ・ブロックのディレクトリ、上記電子番組表をメモリ内にロードし、上記デコーダにおいて起動させるデコーダ用ルーチン、及び、スクリーン・ディスプレイ・パラメータを含む第一のヘッダ・データ・ブロックと、それぞれがビデオ及び／又はオーディオ・プレビューを含む第二のデータ・ブロックと、を含む。 - 特許庁

To perform a WL control including a PB, in which data low in rewriting frequency are stored, only when the deviation of an erasure count in a plurality of physical blocks (PB) configuring a flash memory becomes large without setting a ware leveling (WL) control system by a user.例文帳に追加

ユーザがウェアー・レベリング（ＷＬ）制御方式の設定を行う必要がなく、フラッシュメモリを構成する複数個の物理ブロック（ＰＢ）において消去回数の偏りが大きくなったときにだけ、書き換え頻度が低いデータが格納されているＰＢを含めたＷＬ制御が行われるようにする。 - 特許庁

Desired data are read out of an optical disk 2 and stored in a buffer memory 9 in the unit of blocks, whether there has been abnormality during data read processing from the optical disk is detected in the unit of sectors, and reproduction abnormality information on each sector as a detection result is stored in registers 13 and 14 alternately.例文帳に追加

光ディスク２から所望のデータを読み出し、ブロック単位でバッファメモリ９格納するとともに、光ディスク２からのデータ読み出し処理中に異常があったか否かをセクタ単位で検出し、該検出結果である各セクタの再生異常情報を各レジスタ１３，１４に交互に格納する。 - 特許庁

After writing image data merge-data subjected to the pre-processing sequentially to the line memory 14 in the unit of lines, when the image data are read in the unit of blocks, the image data are sequentially read in the unit of lines by each block and the image data of the read block are written with the same address as the read address.例文帳に追加

この前処理を経た画像データｍｅｒｇｅ＿ｄａｔａをライン単位で順にラインメモリ１４に書き込んだ後、ブロック単位で画像データを読み出すときに、ブロックごとにライン単位で順に読み出す一方、この読み出したブロックに対してその読み出し時のアドレスと同じアドレスで画像データを書き込む。 - 特許庁

To obtain a block noise eliminating method by which the distortion of a digital image is reduced and the sharpness of a digital image is maintained by limiting the application range of correction of a digital image to the distorted part and by which the memory capacity can be reduced by limiting referred data to only adjacent blocks.例文帳に追加

デジタル画像の補正の適用範囲を歪み部分に限定することで、歪みを低減するとともに、デジタル画像のシャープネスを保持し、かつ参照するデータを隣接するブロックのみとすることで、メモリ容量を低減することができるブロックノイズ除去方法を提供する。 - 特許庁

A current source 4 and anodes or cathodes of the light emitting thyristors in each of blocks 10-1, 10-2, 10-3, ... are connected to a memory all together and then the light emitting array 100 is driven.例文帳に追加

デコーダ８の出力端子２２に、ブロック１０化した発光サイリスタアレイ１００のゲート選択線７を接続し、かつメモリ５に、電流源４と各ブロック１０−１、１０−２、１０−３・・の発光サイリスタのアノードまたはカソードをまとめて接続し、発光サイリスタアレイ１００を駆動する。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

The Python memory manager thus delegates some of the work to the object-specificallocators, but ensures that the latter operate within the bounds of the private heap.It is important to understand that the management of the Python heap is performed by the interpreter itself and that the user has no control over it, even if she regularly manipulates object pointers to memory blocks inside that heap.例文帳に追加

このように、 Python メモリマネジャは作業のいくつかをオブジェクト固有のメモリ操作関数に委譲しますが、これらの関数がプライベートヒープからはみ出してメモリ管理を行わないようにしています。 重要なのは、たとえユーザがいつもヒープ内のメモリブロックを指すようなオブジェクトポインタを操作しているとしても、Python 用ヒープの管理はインタプリタ自体が行うもので、ユーザがそれを制御する余地はないと理解することです。 - Python

The bank memory 1 is composed of two bank memories B0 and B1 and while data are written in block units to one bank, data are read out of the other bank in block units and the read blocks are cleared to zero, so the need to use two-port memories like before is eliminated and the circuit scale is reduced.例文帳に追加

バンクメモリ１を２個のバンク領域Ｂ０，Ｂ１で構成し、一方のバンクにブロック単位でデータを書き込んでいる間に、他方のバンクからブロック単位でデータを読み出して、読み出したブロックをゼロクリアするため、従来のようにツーポートメモリを使用する必要がなくなり、回路規模を縮小できる。 - 特許庁

A link circuit (100) included in the apparatus comprises: a first memory (302); a first and a second processing blocks (306, 308); a first shift circuit (305) which shifts data before inputting the data in the processing block (306); and a second shift circuit (309) which performs a reverse process of the first shift circuit after processing is performed in the processing block (306).例文帳に追加

装置に備わるリンク回路（１００）は、第１メモリ（３０２）と、第１及び第２処理ブロック（３０６，３０８）と、一方の処理ブロック（３０６）に入力する前にデータをシフトさせる第１シフト回路（３０５）と、処理ブロック（３０６）で処理を行った後に第１シフトの逆を行う第２シフト回路（３０９）とを有する。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

In the image compressing device, a vertical duplicated quadrature transformation processing section 31 performs orthogonal transformation operation processing in a vertical direction to data divided by the size of 8×16 half blocks 0, 1, 2 for storing in intermediate memories 0, 1, 2, respectively, in an intermediate memory 32 as 8×8 data.例文帳に追加

本発明の画像圧縮装置では、垂直重複直交変換処理部３１により、８×１６のハーフブロック０，１，２のサイズで分割されたデータに対し、垂直方向に直交変換演算処理を行い、８×８のデータとして中間メモリ部３２内の中間メモリ０，１，２にそれぞれ格納する。 - 特許庁

In the deletion of the member in the area sharing file 3, a member deletion means 12 finds a data block allocated to the member to be deleted by following a chain between data blocks and registers an address of the found data block in an extended null data block management table 23 on a memory area 2 once.例文帳に追加

領域共用ファイル３におけるメンバを削除する際、メンバ削除手段１２は、削除対象となるメンバに割り当てられているデータブロックを、データブロック間のチェーンを辿りながら求めると共に求めたデータブロックのアドレスをメモリ領域２上の拡張空データブロック管理表２３に一旦登録する。 - 特許庁

The semiconductor integrated circuit includes: logic cell groups 11 to 15 in which circuit blocks which are individually arranged correspondingly to a plurality of signal lines connected to an external memory to determine the timing of the corresponding signal lines are magnified; and IO buffers 21 to 26 which are provided correspondingly to the logic cell groups 11 to 15.例文帳に追加

本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。 - 特許庁

When the motion detection section 8 detects a motion vector for an image of a first target macro block, the reference image memory control section 6 determines the motion search range using surrounding motion vectors that are motion vectors detected for images of target macro blocks present around the first target macro block.例文帳に追加

参照画像メモリ制御部６は、動き検出部８が第１の対象マクロブロックの画像に対して動きベクトルを検出するときには、第１の対象マクロブロックの周囲に存在する対象マクロブロックの画像に対して検出された動きベクトルである周囲の動きベクトルを用いて動き探索範囲を決定する。 - 特許庁

When the other block pair is designated as a new boot sector in the state where either one of block pairs is designated as a boot sector, values obtained by subtracting 1 from the values of two boot area designation flags of one block pair are stored as the boot area designation flags of two memory blocks of the other block pair.例文帳に追加

どちらか一方のブロック対がブート領域として指定されている際に他方のブロック対を新たなブート領域として指定する場合、一方のブロック対の２つのブートエリア指定フラグの値から１減じた値を他方のブロック対の２つのメモリブロックのブートエリア指定フラグとしてそれぞれ格納する。 - 特許庁

When an intra 4×4 encoding - local decoding circuit 16 applies encoding and local decoding to the prediction signal, the intra 4×4 cost calculation circuit 15 calculates a code of 16×16 pixel blocks in each prediction mode by each 4×4 pixel block and accumulatively stores the result to the cost accumulation memory 17.例文帳に追加

イントラ４×４符号化・局所復号回路１６がその予測信号の符号化および局所復号を行っている際、イントラ４×４コスト計算回路１５は１６×１６画素ブロックの各予測モードのコスト値を４×４画素ブロック毎に計算してコスト値累積メモリ１７に累積記憶する。 - 特許庁

This ID card 10 comprises a memory block 12 for memorizing individual identification information and personal information as ID information, a collating/ authenticating block 14 for matching/authenticating, an exterior interface block 16 for sending/receiving data to/from the outside, an access control functioning portion 18 for actuating/controlling these blocks, and a power source portion 20.例文帳に追加

本ＩＤカード１０は、ＩＤ情報として個体識別情報及び個人情報を記憶するメモリ・ブロック１２と、照合／認証を行う照合／認証ブロック１４と、外部とのデータの授受を行う外部インターフェイスブロック１６と、それらを作動・制御するアクセス制御機能部１８、電源部２０とを備えている。 - 特許庁

A method for marking an initial defective block at the time of shipping semiconductor memories, in which a memory region is divided into a plurality of blocks and which has an ECC function, includes a stage where an initial defective block is detected and an ECC code becoming an ECC error for a specific region of the initial defective block is written.例文帳に追加

メモリ領域が複数のブロックに分割されＥＣＣ機能を有する半導体記憶装置において出荷時に初期不良ブロックをマーキングする方法は、初期不良ブロックを検出し、初期不良ブロックの特定の領域に対してＥＣＣエラーとなるＥＣＣコードを書き込む各段階を含むことを特徴とする。 - 特許庁

A write prohibition control signal generating circuit 11 reads three write prohibition flags stored respectively in security flag storing regions of memory blocks 50_1-50_2 and having the same contents, discriminates a prohibition/permission state by performing discrimination by decision by majority, and decides the logic of a write prohibition control signal.例文帳に追加

書き込み禁止制御信号生成回路１１は、メモリブロック５０_１〜５０_３のセキュリティフラグ格納領域にそれぞれ格納された同一内容の３つの書き込み禁止フラグを読み出し、多数決判定を行うことにより禁止／許可状態の判定を行って書き込み禁止制御信号２０の論理を決定する。 - 特許庁

Each of a plurality of sectors 1a forming a flash memory 1 is divided into a plurality of blocks 1b, and each block 1b is equipped with a data recording area 1c and a block state management area 1d for recording data indicating whether the data is not yet recorded, being recorded, or already recorded on the data recording area 1c.例文帳に追加

フラッシュメモリ１を形成する複数のセクタ１ａ各々を複数のブロック１ｂに分割し、これら複数のブロック１ｂ各々にはデータ記録領域１ｃとこのデータ記録領域１ｃにデータを未記録、記録中または記録済かを示すデータを記録したブロック状態管理領域１ｄを設ける。 - 特許庁

When a recording error occurs during recording operation, as shown in Fig. (e), data recording is restarted from an address N blocks short of a pointer Ep where the error occurred, and as shown in Fig. (f) and Fig. (g), data are recorded onto the buffer memory 17 while the recorded data are held with the Wp and the Rp being separated with N tracks.例文帳に追加

記録動作中に記録エラーが発生すると、図３（ｅ）のように、エラーが発生したポインタＥｐよりＮトラック分手前のアドレスからデータ記録を再開し、図３（ｆ）、図３（ｇ）のように、ＷｐとＲｐとをＮトラック分隔てて、この記録済みデータを保持しながら、データをバッファメモリ１７上に記録する。 - 特許庁

An information processor includes the flash memory having the physical storage area capable of storing data in block units wherein a plurality of columns are set as a single unit; and a writing device dividing program data into a plurality of blocks; writing them into the physical storage area; writing a first error correction code imparted to each block into the physical storage area; and writing a second error correction code imparted to the program data in the flash memory.例文帳に追加

この情報処理装置は、複数のカラムを一単位とするブロック単位にデータを記憶可能な物理的な記憶領域を有するフラッシュメモリと、プログラムデータを複数のブロックに分けて前記物理的な記憶領域に書き込み、各ブロックに付与した第１のエラー訂正符号を前記物理的な記憶領域に書き込み、前記プログラムデータに付与した第２のエラー訂正符号を前記フラッシュメモリに書き込む書き込み装置とを備える。 - 特許庁

A transformation unit input means S1 inputs a transformation encoding coefficient from an input transformation coefficient memory S0 and resolution conversion magnification from a resolution conversion magnification input means S6, and decides the set of transformation encoding coefficient blocks necessary for resolution conversion, and outputs the transformation encoding coefficients in the set as unit transformation encoding coefficients.例文帳に追加

変換単位入力手段Ｓ１は、入力変換係数メモリＳ０からの変換符号化係数と解像度変換倍率入力手段Ｓ６からの解像度変換倍率とを入力とし、解像度変換に必要な変換符号化係数ブロックの組を決定し、該組における変換符号化係数を単位変換符号化係数として出力する。 - 特許庁

(I) From the summary of the electronic program guide, a modified summary (28) containing only the information of the summary concerning all or some of the channels received by the television receiver is obtained, and (II) only the data blocks of the contents of the electronic program guide are recorded in a memory (34) when they correspond to all or some of the channels received by the television receiver.例文帳に追加

（Ｉ）電子番組ガイドのサマリから、テレビ受像機によって受信されるチャンネルの全てまたはいくつかに関するサマリの情報のみを含む修正サマリ（２８）を作成し、（ＩＩ）データブロックがテレビ受像機に受信されるチャンネルの全てのまたはいくつかに対応する場合に、電子番組ガイドのコンテンツのデータブロックのみをメモリ（３４）に記録する。 - 特許庁

While a DMA transfer request signal in an ON state is supplied from a CPU 10, a DMA unit controlling part 6 checks the state of the DMA operation enabling signal, requests the CPU 10 for the right of using a system bus 14 when it is in an ON state, makes plural blocks transfer data between a memory 11 and input-output devices 12 and 13.例文帳に追加

ＤＭＡユニット制御部６は、ＣＰＵ１０からＯＮ状態のＤＭＡ転送要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＣＰＵ１０に対して要求し、メモリ１１と入出力装置１２、１３の間で複数のブロックを継続してデータ転送させる。 - 特許庁

A PCI card bus bridge (PCIC) 10a for personal computer(PC) (information equipment) is provided with a PCI bus interface block 11, first and second two card interface blocks 12 and 13 based on the PCMCIA standard and a conversion logic 14 for converting the data of a small-sized memory card specification to a PC card specification or vice versa.例文帳に追加

パーソナルコンピュータ（情報機器）用のＰＣＩＣ（ＰＣＩカードバスブリッジ）１０ａには、ＰＣＩバスインターフェースブロツク１１と、それぞれＰＣＭＣＩＡ規格に準拠した第１及び第２の２つのカードインターフェースブロック１２、１３と、小型メモリカード仕様のデータをＰＣカード仕様に変換し又は逆に変換する変換ロジック１４とが設けられている。 - 特許庁

Frame images of different video sources are stored in order in a frame image memory 13 in accordance with frame rates by first and second input timing control blocks 11 and 12, and these frame images are extracted at a predetermined frame rate by an output timing control block 14, thereafter disposed and combined in a master screen region and a slave screen region by a scaling block 15.例文帳に追加

第１及び第２の入力タイミング制御ブロック１１，１２により、異なる映像ソースのフレーム画像を各々のフレームレートに従いフレームイメージメモリ１３に順に格納し、それらを出力タイミング制御ブロック１４により所定のフレームレートで取り出した後、スケーリングブロック１５で親画面領域及び子画面領域に配置して合成する。 - 特許庁

The bus-arbitration circuit 109 controls the connection and breaking means 108 a to c so that the sections 107 a to d being not used for the data transmission are electrically separated from the I/O bus 107 when one of the blocks 103 to 105 transfers data to a CPU 101 or a memory 110 via the I/O bus 107.例文帳に追加

バス調停回路１０９は、ブロック１０３〜１０５のいずれか１つがＩ／Ｏバス１０７を介してＣＰＵ１０１又はメモリ１１０とデータ転送を行う場合に、セクション１０７ａ〜ｄの内でデータ転送に不要なセクションをＩ／Ｏバス１０７から電気的に切り離すように接続・遮断手段１０８ａ〜ｃを制御する。 - 特許庁

After storing frame images of different video sources in a frame image memory 13 in order according to each frame rate by 1st and 2nd input timing control blocks 11, 12, and fetching them at a predetermined frame rate by an output timing control block 14, a scaling block 15 locates them in a master screen area and a slave screen area and synthesizes them.例文帳に追加

第１及び第２の入力タイミング制御ブロック１１，１２により、異なる映像ソースのフレーム画像を各々のフレームレートに従いフレームイメージメモリ１３に順に格納し、それらを出力タイミング制御ブロック１４により所定のフレームレートで取り出した後、スケーリングブロック１５で親画面領域及び子画面領域に配置して合成する。 - 特許庁

A bus arbiter 13 checks the state of a DMA operation enable signal while a bus use request signal in an on state is supplied, and preferentially applies the use right of a system bus 14 to a DMA controller 15 when the DMA operation enable signal is put in an on state in order to execute data transfer between a memory 11 and an input/output device 12 continuously across a plurality of blocks.例文帳に追加

バスアービタ１３は、ＯＮ状態のバス使用要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＤＭＡコントローラ１５に優先的に与え、メモリ１１と入出力装置１２の間で複数のブロックを継続してデータ転送させる。 - 特許庁

The file system on a flash memory has a block information adding means for adding block information, including a file ID that is added to a file and is unique in the file system, and a block number indicating the order of connection of blocks in a file to the block, and a file organization information reconstruction means for reconstructing file organization information, representing a file organization based on the block information.例文帳に追加

フラッシュメモリ上のファイルシステムであって、ファイルに付与されるファイルシステムで一意のファイルＩＤと、ファイル内のブロックの接続の順番を示すブロック番号と、を含むブロック情報を、ブロックに対して付加するブロック情報付加手段と、ブロック情報に基づいてファイル構成を表すファイル構成情報を再構築するファイル構成情報再構築手段とを有する。 - 特許庁

This semiconductor integrated circuit device has a memory section including a block replacement information registration area capable of registering the block replacement information containing the address information of defective blocks, a bad block information registration area capable of registering the bad block information containing the bad block address information; a block replacement information register group to set the block replacement information; and a bad block flag register group to set the bad block information.例文帳に追加

ディフェクティブブロックのアドレス情報を含むブロック置換情報の登録が可能なブロック置換情報登録領域、及びバッドブロックのアドレス情報を含むバッドブロック情報の登録が可能なバッドブロック情報登録領域を含む記憶部と、ブロック置換情報がセットされるブロック置換情報レジスタ群と、バッドブロック情報がセットされるバッドブロックフラグレジスタ群とを備える。 - 特許庁

The integrated circuit device 10 comprises a sampling clock CLK 90 delaying from a reference clock DQS by a predetermined phase, a DLL circuit for generating a CLK 270, an input circuit S/P for taking in data inputted synchronously with the reference clock DQS, and a function macro 30 consisting of a plurality of function blocks for performing access control to an external memory 20 and applying predetermined processing to the data.例文帳に追加

集積回路装置１０は，基準クロックＤＱＳから所定の位相遅れたサンプリングクロックＣＬＫ９０，ＣＬＫ２７０を生成するＤＬＬ回路，基準クロックＤＱＳに同期して入力されるデータを取り込む入力回路Ｓ／Ｐ，外部メモリ２０へのアクセス制御を行い当該データに対して所定の処理を行う複数の機能ブロックからなる機能マクロ３０を有する。 - 特許庁

The multiport memory element comprises a global data bus having a plurality of bus lines; a plurality of data transmission and reception blocks having a current sensing system transceiver for exchanging data with the global data bus, a plurality of banks and ports; a plurality of switching means for discharging each bus line in the global data bus by responding to an initialization signal; and an initialization signal generation means for generating the initialization signal.例文帳に追加

複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信器を備え、かつ複数のバンク及びポートを備える、複数のデータ送受信ブロックと、初期化信号に応答して前記グローバルデータバスの各バスラインを放電させるための複数のスイッチング手段と、前記初期化信号を生成するための初期化信号の生成手段と、を備える。 - 特許庁

The memory controller is equipped with a table creation means of creating an address conversion table for a zone composed of a plurality of blocks of flash memories and an access control means of controlling access to the zone by using the address conversion table, and the table creation means creates the address conversion table according to a table creation management table showing the creation advance state of the address conversion table.例文帳に追加

フラッシュメモリの複数ブロックで構成されたゾーンに対するアドレス変換テーブルを作成するテーブル作成手段と、前記アドレス変換テーブルを用いて前記ゾーン対するアクセスを制御するアクセス制御手段を備えたメモリコントローラであって、前記テーブル作成手段が、前記アドレス変換テーブルの作成進行状況を示したテーブル作成管理テーブルに基づいてアドレス変換テーブルを作成する。 - 特許庁

It is possible to improve the performance of a charge pump and select a plurality of memory cell blocks by inputting a frequency, which is at least a clock frequency at a clock deleting operation or a clock writing operation, the clock being to be supplied to the charge pump, at the time of reading and at the time of standby.例文帳に追加

1つのメモリセルブロックを消去及び書込みする能力をもつチャージポンプ回路を含む電源回路で、メモリセルブロックを1つづつ選択することで、複数メモリセルブロックの消去及び書込みができ、 読出し及びスタンバイ時には、チャージポンプへ供給するクロックを消去及び書込み動作時のクロック周波数以上の周波数を入力することで、チャージポンプ能力を高め複数のメモリセルブロックを選択できるようにする。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁