「storage array」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

To enable any wrong fitting of a memory device to a controller to be detected with a limited increase in cost without the need to dispose any additional component between the memory device and the controller and, even if the memory device is found wrongly fitted to the controller, a storage array to be correctly recognized as it is without requiring re-fitting.例文帳に追加

コスト増加を抑えつつ、記憶装置とコントローラーとの間に追加の部品を設置する必要なく、コントローラーへの記憶装置の誤装着を検出し、コントローラーへ記憶装置が誤装着された場合でも、装着し直すことなく、そのまま正しくストレージアレイを認識することができるようにする。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

The semiconductor storage device includes a plurality of memory mats MAT0 to MAT8 arranged in line and a column of sense amplifier array SAA disposed between the neighboring memory mats, and activates each dummy word line DWL in the memory mats neighboring to the selected memory mat by responding to an activated word line WL in the selected memory mat.例文帳に追加

一列に配列された複数のメモリマットＭＡＴ０〜ＭＡＴ８と、隣り合うメモリマットの間に配置されたセンスアンプ列ＳＡＡとを備え、選択されたメモリマットにおけるワード線ＷＬの活性化に応答して、当該選択されたメモリマットの隣にあるメモリマットにおけるダミーワード線ＤＷＬを活性化する。 - 特許庁

At one end part of an optical fiber substrate 13, made of quartz glass, which has V grooves 11 for optical fibers formed on both axial end part sides and a container type resin storage part 12 formed at an intermediate part, a light emitting diode array 20 is fixed so that its elements 21 abut against a V groove 11.例文帳に追加

軸方向の両端部側に光ファイバ用Ｖ溝１１が形成されるとともに、中間部に容器状の樹脂貯留部１２が形成された石英ガラス製の光ファイバ用基板１３の片側端部に、発光ダイオードアレイ２０をその素子２１がＶ溝１１とつきあわされるように固定する。 - 特許庁

A writing data control circuit 3 checks whether an input address coincides with an address of the initial data storage area 12 in the memory cell array 1, and when both of them are not coincident, input data D0-D7 are output, while preset optional fixed data are output when they are coincident.例文帳に追加

書き込みデータ制御回路３は、入力アドレスがメモリセルアレイ１の初期データ記憶領域１２のアドレスと一致するか否かを比較し、その両者が一致しない場合には入力データＤ０〜Ｄ７を出力し、それが一致する場合には予め設定されている任意固定データを出力する。 - 特許庁

This SIMD type microprocessor comprises a processor element array part composed of a plurality of processor elements, each processor element including M-pieces of arithmetic logic units (M is a natural number of 2 or more) and M-pieces of arithmetic result storage registers corresponding to the individual arithmetic logic units.例文帳に追加

本発明に係るＳＩＭＤ型マイクロプロセッサは、複数のプロセッサエレメントがプロセッサエレメントアレイ部を構成し、各プロセッサエレメントが夫々、Ｍ個（Ｍは２以上の自然数）の算術論理演算回路、及び、個々の算術論理演算回路に対応するＭ個の演算結果格納用レジスタを装備するＳＩＭＤ型マイクロプロセッサである。 - 特許庁

This disk array system is equipped with plural upper fiber interfaces 102 that receive/send data from/to a host fiber interface 100, a cache memory 105 connected to the plural upper fiber interfaces, plural disk storage means 107 which data is written on or read from, and a disk drive interface 106 for controlling the storage means, and each of the plural upper fiber interfaces has a cache memory.例文帳に追加

ホストファイバインタフェース１００からのデータを授受する複数の上位ファイバインタフェース１０２と、前記複数上位ファイバインタフェースに接続されたキャッシュメモリ１０５と、データを書き込み又は読み出す複数のディスク記憶手段１０７と、前記記憶手段を制御するディスクドライブインタフェース１０６と、を備えたディスクアレイシステムであって、前記複数の上位ファイバインタフェースの各上位ファイバインタフェースに対応してそれぞれキャッシュメモリを備えている。 - 特許庁

To provide a disk array device connected by a fiber channel in a storage area network environment, which can simultaneously obtain an online job and a backup job considering a load of online even in one port and one processor when one port or a plurality of ports controlled by one processor per a controller are provided.例文帳に追加

本発明の目的は、ストレージエリアネットワーク環境でＦｉｂｒｅ Ｃｈａｎｎｅｌにて接続されたディスクアレイ装置でコントローラ当たり１プロセッサにて制御される１ポート又は複数ポートを備えている時、１ポート、１プロセッサにおいても、オンライン業務とバックアップ業務をオンラインの負荷を考慮して同時実現可能な装置を提供することにある。 - 特許庁

The storage capacitor adapted for use in a thin film transistor array loop and having scattering effects includes a first electrode provided on a substrate and having a first conductive film, a rough layer provided above the first electrode and having a medium layer and a passivation layer and a second electrode, provided above the rough layer and having external light scattering effect.例文帳に追加

薄膜トランジスターアレイループに適用する散乱効果を有する保存コンデンサーは、基板に設けられて第一導電膜を有する第一電極と、第一電極の上方に設けられ、中間膜とパッシベーション膜を有する粗面膜と、粗面膜の上方に設けられて外部光を散乱する効果を有する第二電極とを含む。 - 特許庁

The control device 11 retrieve effective logical addresses according to the copy 221 of the conversion table 132 to read physical stripes including data blocks of physical addresses corresponding to the effective logical addresses from a disk array 12 and writes data of the data blocks corresponding to the effective logical addresses among the physical addresses to a large capacity storage device 3.例文帳に追加

制御装置１１はアドレス変換テーブルのコピー２２１に従って有効な論理アドレスを検索して、その有効な論理アドレスに対応する物理アドレスのデータブロックが含まれる物理ストライプをディスクアレイ１２から読み込み、その物理ストライプ中の有効な論理アドレスに対応するデータブロックのデータを大容量記憶装置３に書き込む。 - 特許庁

When the command received by the host interface IF1 is an area release command for notifying a range in the logical disk of the storage area which is not used any more by the host device 2, a data pattern write-in part 14 writes the prescribed data pattern into an area in an array 20 corresponding to the range notified by the area release command.例文帳に追加

データパターン書き込み部１４は、ホストインタフェースＩＦ１で受信されたコマンドがホスト装置２で使われなくなった記憶領域の論理ディスク内の範囲を通知するための領域解放コマンドである場合、当該領域解放コマンドによって通知された範囲に対応するアレイ２０内の領域に所定のデータパターンを書き込む。 - 特許庁

When an output voltage from the power source booster circuit 105 becomes no longer the predetermined voltage during the reading operation, a circuit 106 for controlling a semiconductor storage element array and a circuit 107 for holding address data are controlled by the signal 111 for deciding the power source boosting condition to interrupt the reading operation, then error data preliminarily being defined are output as the output data.例文帳に追加

読み出し動作中、電源昇圧回路105からの出力電圧が所定の電圧値でなくなった場合、電源昇圧状態判定信号111により、半導体記憶素子アレイ制御回路106、及びアドレス・データ保持回路107が制御され、読み出し動作を中断し、出力データを、予め定義しておいたエラーデータを出力する。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

Transformation object data in a space frequency region and one-dimensional inverse transformation data and two-dimensional inverse transformation data in a space region are stored and accessed by using a storage means with a shift array form by using the difference of bit sizes and the difference of existing time when executing two-time one-dimensional inverse transformation operations.例文帳に追加

シフトアレイ形式の格納手段を用いて、空間周波数領域における変換対象データと、空間領域における１次元逆変換済みデータおよび２次元逆変換済みデータを、２回の１次元逆演算を実行する際のそれらのビット・サイズの相違および存在時間の相違を利用して格納およびアクセスする。 - 特許庁

A coin counting part 5 which has an entrance 8 connecting with a coin storage part 4 storing coins C by the money kinds and holds the coins vertically in array is given money amount information which increases in numeral from one end part side to the other end part side at intervals corresponding to the thicknesses by the money kinds along the length of the coin counting part 5.例文帳に追加

複数枚の硬貨Ｃを各金種毎に収納する硬貨収納部４に連続する入口８を有して複数枚の前記硬貨を立設状態で一列に保持する硬貨計数部５に、硬貨計数部５の長さ方向に金種毎の厚みに応じた間隔で一端部側から他端部側へ向かって数値が増加するような金額情報を付与した。 - 特許庁

By electrically connecting an n-channel type MISFETQs in the direct peripheral circuit arranged in close to a memory array and a common source line PN_1 via a pad layer 16 composed of the same conductive film as that of a storage electrode 15 of the memory cell, the aspect ratio of a contact hole 22 formed at the upper part of the pad layer 16 is reduced.例文帳に追加

メモリアレイに近接して配置した直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱｓと共通ソース線ＰＮ_１との接続を、メモリセルの蓄積電極１５と同一の導電膜で構成したパッド層１６を介して電気的に接続することにより、パッド層１６の上部に形成するコンタクトホール２２のアスペクト比を小さくする。 - 特許庁

To provide a data gathering method which can measure and gather data in an unmanned state even in an area where no general power supply system is prepared to monitor data regarding environment at a plurality of points, and to provide a data gathering system used to implement the method, a solar battery array and an electric power storage device.例文帳に追加

複数の地点における環境に関するデータの監視を行うために、一般の電力供給システムが整備されていない地域でも、無人でデータの測定及びデータの収集ができるデータ収集方法並びにその方法の実施に使用するデータ収集システム、太陽電池アレイ及び蓄電装置を提供することにある。 - 特許庁

Every time when completing storing respective record information, work is repeated for storing and preserving a new search result summary made by synthesizing, editing and substituting storage preservation state information such as a counter of a record and taking-out information such as a bibliographic item stored and held as the array variable and the variable, as an HTML sentence.例文帳に追加

各レコード情報を記憶完了する毎に、配列変数や変数として記憶保持されていたレコードのカウンタ等の記憶保存状況情報と書誌事項等の切出情報等をＨＴＭＬ文等として合成、編集及び置換する事により作成した新しい検索結果一覧表を記憶保存する作業を繰り返す。 - 特許庁

The receiver has at least one memory 118 or 120 and has an addressable storage array, which stores a sequence of data samples included in a time-division multiplexed signal and outputs the stored data samples as a sequence of data groups from channels, and each data group includes samples from one of the channels.例文帳に追加

本発明による受信機は、少なくとも１つのメモリ（１１８，１２０）を有し、各々、時分割多重化信号に含まれるデータ・サンプルのシーケンスを格納し、格納したデータ・サンプルを複数のチャネルからデータ・グループのシーケンスとして出力するアドレス可能記憶アレイを有し、各データ・グループが複数のチャネルの１つからの複数のサンプルを含む。 - 特許庁

In the method for fabricating a dynamic random access memory having a data storage capacitor structure and a data transfer gate, a dummy gate member 13 wider than the transfer gate 12 is formed together with the transfer gate 12 contiguously to the end of an array of the transfer gate 12 prior to a step for forming the capacitor structure 16 on the transfer gate 12 through an interlayer dielectric.例文帳に追加

データ蓄積用のキャパシタ構造及びデータのトランスファゲートを有するダイナミックランダムアクセスメモリの製造に関し、トランスファゲート１２上方に層間絶縁膜１２を介してキャパシタ構造１６を形成する前の工程において、トランスファゲート１２配列の端部に隣接してトランスファゲート１２より幅広のダミーゲート部材１３をトランスファゲート１２と共に形成する。 - 特許庁

An operation ASIC 10 stores the respective items of array data or structure data to be an access object in a stack area indicated by a stack pointer (SP) 13 as parameters by a push instruction beforehand, calculates a target data element address according to the respective parameters, and executes the loading/storage of the data element to a result register (RR) 12.例文帳に追加

演算ＡＳＩＣ１０は、スタックポインタ（ＳＰ）１３が示すスタック領域に、アクセス対象となる配列データまたは構造データの各項目をパラメータとしてプッシュ命令で予め格納しておき、これら各パラメータに従って、目的とするデータ要素アドレスを計算し、リザルトレジスタ（ＲＲ）１２に対してデータ要素のロード／ストアを実行する。 - 特許庁

To allow continuation of operation, in a state with redundancy being secured even if failure or response delay occurs in one recording means, and to reduce the maintenance frequency for replacing a failed recording means, in a data storage device mounted with a plurality of recording means for data inside one unit, such as an HDD array unit.例文帳に追加

ＨＤＤアレイユニットのように一つのユニット内に複数台のデータ用記録手段を搭載したデータ蓄積装置において、１台の記録手段で故障または応答遅延が発生しても冗長性を確保した状態での運用の継続を可能にするとともに、故障した記録手段を交換するためのメンテナンス回数を削減する。 - 特許庁

At the time of initialization, configuration data prepared for all areas of the configuration memory (RAM) 153 built in the field programmable gate array(FPGA) 150 and previously stored in a file storage device 140 are downloaded to the RAM 153 through a system memory 120 and then only configuration data necessary for data processing are downloaded to a part of the RAM 143.例文帳に追加

初期化時に、ファイル記憶装置１４０に予め格納されているフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３全領域分のコンフィグレーション・データを、システムメモリ１２０を介してＲＡＭ１５３にダウンロードし、その後、データ処理に必要なコンフィグレーション・データのみをＲＡＭ１５３の一部にダウンロードする。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

DC power is obtained from microwaves emitted from an opening 1b in a waveguide by a microwave conversion means (for example, a rectenna array 2) arranged in a heating chamber 1a in the high-frequency heating device (microwave oven 1), and the DC power is stored by a DC power storage means (for example, a charger 3) arranged inside or outside the heating chamber 1a.例文帳に追加

高周波加熱装置（電子レンジ１）の加熱室１ａ内に配設されたマイクロ波変換手段（例えばレクテナアレイ２）によって、導波管の開口部１ｂから照射されるマイクロ波から直流電力を得て、加熱室１ａ内或いは加熱室１ａ外に配設された直流電力蓄電手段（例えば充電装置３）によって、その直流電力を蓄電することを特徴とする。 - 特許庁

In the case of read-out processing of a specific word, a defective bit replacement processing circuit 104 outputs READ DATA for x bits except data on the defective cells from RAW READ DATA for x+y bits of the specific word in the memory cell array 102 based on FAIL DATA which is position information of the defective cells of the specific word in the position information storage part 103.例文帳に追加

指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。 - 特許庁

This TFT array inspection device 1 extracts the defective data from two-dimensional measuring data, and comprises a searching means 6 for selecting the measuring data assigned to the pixel from the two-dimensional measuring data; a storage means 7 for storing a retrieving result; and an assigning means 8 for assigning the measuring data to an unassigned pixel by referring to the retrieving result.例文帳に追加

ＴＦＴアレイ検査装置１は、二次元の測定データから欠陥データを抽出するＴＦＴアレイ検査装置であり、二次元の測定データからピクセルに割り付ける測定データを選択する探索手段６と、探索結果を記憶する記憶手段７と、探索結果を参照して未割り付けのピクセルに測定データを割り付ける割り付け手段８とを備えた構成とする。 - 特許庁

The semiconductor storage device includes: a plurality of banks; a global I/O commonly arranged for the banks; local I/O arranged at each sub-array in each bank; an IO switch control circuit for connecting the global I/O to the local I/O in response to an IO switch timing signal SWIO; and a timing control circuit for turning on/off the IO switch timing signal.例文帳に追加

半導体記憶装置は、複数のバンクと、複数のバンクに共通に設けられたグローバルＩ／Ｏと、複数のバンクの各々において複数のサブアレイ毎に設けられたローカルＩ／Ｏと、ＩＯスイッチタイミング信号ＳＷＩＯに応答してグローバルＩ／ＯとローカルＩ／Ｏとを接続するＩＯスイッチ制御回路５０と、ＩＯスイッチタイミング信号をＯＮ／ＯＦＦするタイミング制御回路とを備える。 - 特許庁

The semiconductor storage device is provided with a plurality of capacitance elements 130 formed on a semiconductor substrate 100 where the bottom part, side lower electrodes 107, 109, a capacitance insulating film 110, and an upper electrode 111 are formed in this sequence and a third insulating film 112 formed covering a capacitance array region AR where the plurality of capacitance elements 130 are arranged.例文帳に追加

半導体記憶装置は、半導体基板１００上に形成され、底部及び側部下部電極１０７及び１０９、容量絶縁膜１１０及び上部電極１１１がこの順に形成されてなる複数の容量素子１３０と、複数の容量素子１３０が配列されたキャパシタアレイ領域ＡＲを覆うように形成された第３の絶縁膜１１２とを備える。 - 特許庁

The storage subsystem is provided with: a RAID array including a plurality of disks for recording a plurality of stripe data and their parity values; a non-volatile memory for storing immediately preceding stripe data to be updated by a write processing; and a RAID controller configured to store an existing immediately preceding stripe data stored in the non-volatile memory before the write processing is performed.例文帳に追加

記憶サブシステムは、複数のストライプのデータおよびそのパリティ値を記録する複数のディスクを含むＲＡＩＤアレイと、書き込み処理により更新しようとするストライプの直前データを記憶するための不揮発性メモリと、不揮発性メモリに記憶された該ストライプの既存の直前データを書き込み処理の実行前に記憶するように構成されたＲＡＩＤコントローラを備える。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

A nonvolatile semiconductor storage device according to one embodiment comprises a memory cell array including a NAND cell unit having a plurality of memory cells connected in series, in which control gates of the plurality of memory cells are connected to word lines, respectively; and a control circuit performing writing control for applying a prescribed writing voltage to the word lines and setting a threshold voltage in accordance with data.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

In the liquid crystal display using a color filter on-array structure wherein a color filter is formed on a lower substrate, the color filter remains in a boundary portion between pixel electrodes on a storage electrode line or pixel and common electrodes without being removed to prevent short circuit caused by residuals of the pixel electrode when the color filter is removed.例文帳に追加

カラーフィルターが下部基板に形成されるカラーフィルターオンアレイ構造を用いる液晶表示装置において、ストレージ電極線の上部の画素電極間または画素電極と共通電極との間にカラーフィルターを除去することなく残留させることにより、画素電極間または画素電極と共通電極との間におけるカラーフィルターの除去に起因する画素電極残留物による短絡を防ぐことができる。 - 特許庁

The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁

To provide an optical element inspection method which enables an optical lens from a storage case in which optical lens are stored in an array to move to an inspection tool without exposing it to the open air and inspects the optical lens and an optical element inspection tool which can put in an take out an optical lens easily, take out an optional optical lens easily, make few handling errors, and is simple in structure to be manufactured easily.例文帳に追加

列状に収納された収納ケースから、光学レンズを外気に触れない状態で検査治具に光学レンズを移動させて、光学レンズを検査する光学素子検査方法、及び、容易に光学レンズの出し入れができ、任意の光学レンズも簡単に取り出すことができ、また、ハンドリングミスも少なく、単純な構造で容易に製造することのできる光学素子検査用治具を提供する。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁

In a contents distributing device of the present invention, a control part 106 gives an instruction so as to distribute contents identified with an array of contents identifiers starting with a contents identifier stored in a head contents identifier storage part 102 and obtained by a next contents identifier acquisition part 103 to the contents distribution destination held by a contents distribution destination holding part 104 at the specified distribution time intervals.例文帳に追加

本件発明のコンテンツ配信装置においては、先頭コンテンツ識別子格納部１０２に格納されたコンテンツ識別子から始まり、次コンテンツ識別子獲得部１０３により獲得されるコンテンツ識別子の列で識別されるコンテンツをコンテンツ配信先保持部１０４に保持されたコンテンツ配信先に、指定された配信時間間隔でコンテンツ配信部１０５へ配信するよう制御部１０６が命令する。 - 特許庁

To provide an addressing circuit of a semiconductor memory element, and to provide its data addressing method, wherein data can be quickly inputted without address comparison for data addressing or redundancy operation by: sequentially transferring input data, when the data are sequentially input, by utilizing shift registers successively arranged; and transferring the data to the next register by skipping data storage of the shift register corresponding to a memory cell array with a deficiency.例文帳に追加

入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷のあるメモリセルアレイに対応するシフトレジスターはデータ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができる半導体メモリ素子のアドレシング回路及びこれのデータアドレシング方法を提供する。 - 特許庁