「system clock」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

To provide an image reduction device reducing an image of a video signal adopting a progressive scanning system that decreases the power consumption by employing a decreased clock frequency.例文帳に追加

順次走査方式の映像信号を画像縮小する画像縮小装置において、クロック周波数を下げることにより、消費電力を低減すること。 - 特許庁

The digital signal processing apparatus of this invention controls timing of data processing on the basis of a data prescribed enable signal produced from the two clocks and attains high-speed processing by using the system clock.例文帳に追加

２つのクロックから生成されたデータ処理イネーブル信号に基づきデータ処理のタイミングを制御し、システムクロックで高速に処理させる。 - 特許庁

To realize a phase detection circuit capable of attaining high phase resolution even if a low system clock frequency is used and suitable for reduction in cost and size of an apparatus, and to provide a wireless communication apparatus employing it.例文帳に追加

低いシステムクロック周波数を用いても高い位相分解能が得られ、又、安価かつ装置の小型化に適した位相検波回路およびこれを用いた無線通信装置を実現する。 - 特許庁

A graphic, a clock or the like is displayed on a display screen 180 which is arranged on the front side that faces a subject side when a photographing optical system is directed toward the subject.例文帳に追加

撮影光学系を被写体に向けたときに被写体側を向く前面に配備された、画像を表示する表示画面１８０上にデザイン画や時計などを表示する。 - 特許庁

Frequency managers (158, 180, 200) automatically select (408, 506, 708, 810, 812) a clock frequency to each of devices (146 to 156, 106 to 108) or buses (110 to 118, 124) in the system or a plurality of devices or buses based various factors and purposes.例文帳に追加

様々な要因及び目的に基づいて、システム内の各デバイス(146〜156,106〜108)又はバス(110〜118,124)に対する、或いは複数のデバイス又はバスに対するクロック周波数を自動的に選択する(408,506,708,810,812)周波数マネージャ(158,180,200)である。 - 特許庁

To provide a method of recording an optical disk and a device thereof by which clock stabilization information is recorded additionally at a recording discontinuity position on a signal track of the optical disk where an auxiliary signal of a soft sector system is pre-formatted.例文帳に追加

本発明は、ソフトセクター方式の補助信号がプリフォーマットされた光ディスクの信号トラック上の不連続記録位置にクロック安定化情報を付加的に記録する光ディスク記録方法及びその装置に関する。 - 特許庁

Each of a supply path of a power voltage to a flip-flop group 11, a supply path to a clock transmission system circuit 12, and a supply path to a combination circuit 13 is branched as a different power line.例文帳に追加

フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、および組み合わせ回路１３への電源電圧の供給経路の各々が、異なる電源線として分かれている。 - 特許庁

To provide an imaging system capable of displaying a color bar or the like on a monitor even when no camera head is connected to a CCU so as to control the CCU and eliminating the need for phase management of frequency division clock between a patient and a secondary circuit.例文帳に追加

カメラヘッドがＣＣＵに接続されていない場合でも、モニタ上にカラーバーなどの表示ができ、ＣＣＵを制御することが可能になるとともに、患者、２次回路間で、分周クロックの位相管理の必要がない。 - 特許庁

In other words, only for a signal used for PLL processing performed to generate a channel clock or phase control information by an ITR system, the reproducing information signal having the defect signal component removed is used.例文帳に追加

つまりチャネルクロック生成やＩＴＲ方式での位相制御情報生成のためのＰＬＬ処理に用いる信号のみに、ディフェクト信号成分が除去された再生情報信号を用いる。 - 特許庁

In this communication system 1, a clock is respectively incorporated in the respective pieces of PHS terminal equipment 8-1, 8-2, etc., and the respective pieces of the PHS terminal equipment 8-1, 8-2, etc., are normally in a sleep state and activated only at a prescribed time.例文帳に追加

各ＰＨＳ端末機８−１、８−２、…に夫々時計を内蔵し、各ＰＨＳ端末機８−１、８−２、…は、通常はスリープ状態で、所定の時刻にだけ起動させる。 - 特許庁

The door lock system 10 has an antenna 11, a transmitting-receiving part 12, a control part (CPU) 13, a personal identification number memory 15, a clock 16, a key lock part (a door lock) 17 and a personal identification number inputting part 18.例文帳に追加

ドアロックシステム１０は、アンテナ１１、送受信部１２、制御部（ＣＰＵ）１３、暗証番号メモリ１５、時計１６、キーロック部（ドアロック）１７および暗証番号入力部１８を備える。 - 特許庁

A digital camera 2 comprises: a photographing section 15; an image processing section 16; an image memory 17; an operation section 18; a world clock function section 19; a media controller 21; a display driver 22; an LCD 3; an EEPROM 23; and a system controller 25.例文帳に追加

デジタルカメラ２は、撮影部１５，画像処理部１６，画像メモリ１７，操作部１８，世界時計機能部１９，メディアコントローラ２１，ディスプレイドライバ２２、ＬＣＤ３、ＥＥＰＲＯＭ２３と、システムコントローラ２５とからなる。 - 特許庁

In the electronic camera where a plurality of modes for conducting different processings can be selected, a system clock frequency in the inside of the electronic camera is selected, in response to the selection of the mode.例文帳に追加

互いに異なる処理が実行される複数のモードに切り換えが可能な電子カメラにおいて、前記モードの切り換えに応じて、前記電子カメラ内部のシステムクロック周波数を切り換える。 - 特許庁

To provide a data transmitting/receiving system with which high-density voice data can be transmitted from a source apparatus to a receiving apparatus (a sink device or a repeater) without increasing a pixel clock frequency of video data.例文帳に追加

映像データのピクセルクロックを上げることなく、高密度の音声データをソース機器から受信機器（シンク機器又はリピータ機器）に送信できるデータ送受信システムを提供すること。 - 特許庁

To realize a system to suppress a synchronization error to be caused during time synchronization processing due to a load of a communication route to be connected among computers when time of a built-in clock of each computer is synchronized among a plurality of computers.例文帳に追加

複数の計算機間で各計算機が内蔵する時計の時刻を同期させる場合に、計算機間を接続する通信経路の負荷によって時刻同期処理中に発生する同期誤差を抑制する方式を実現する。 - 特許庁

The CPU of a system I/O(input-output) device B, that reads the factor of an occurred clock fault based on a pseudo signal shifts to fault processings, such as retrying, the resetting of the device B, etc.例文帳に追加

擬信号に基いて発生したクロック障害の要因を読み取ったシステムＩ／Ｏ装置ＢのＣＰＵは、リトライや装置Ｂのリセット等の障害処理に遷移する。 - 特許庁

A receiving-system intermediate frequency signal is produced by a simple arrangement which limits the band of random codes by means of a high-pass filter, which uses clock frequency as a cutoff frequency.例文帳に追加

クロック周波数をカットオフ周波数とした高域通過フィルタによりランダム符号の帯域を制限するという簡略な構成により、受信系中間周波信号を生成する。 - 特許庁

To reduce occurrence of high frequency clock noise or the like in a picture signal under the condition that picture signal lines are increased due to an increase in the number of phase developments, in an electro-optical device of an active matrix driving system.例文帳に追加

アクティブマトリクス駆動方式の電気光学装置において、相展開数の増加による画像信号線の増加という条件下で、画像信号中の高周波のクロックノイズ等の発生を低減する。 - 特許庁

To provide a control/supervisory signal transmission system that superimposes a control signal and a supervisory signal on a clock signal on a power supply level so as to transmit the superimposed signal in 2-way.例文帳に追加

本発明は、制御・監視信号伝送システムに関し、電源を含むクロック信号に制御信号及び監視信号を重畳し双方向伝送を行うことを目的とする。 - 特許庁

To provide a semiconductor integrated circuit device in which deterioration of performance owing to scanning, malfunction of hold-error at the time of scanning, or the like are prevented by using a clock signal of one system, in an independent two phase type scan flip-flop.例文帳に追加

独立２相型スキャンフリップフロップにおいて、１系統のクロック信号を用い、スキャン化に伴うパフォーマンスの低下、スキャン時のホールド違反等の誤動作を防ぐ半導体集積回路装置を提供する。 - 特許庁

The controller and timing generator 40 selects an image signal from the second imaging optical system and stops the operation of the first image sensor and a clock driver 13 or interrupts the power supply when the zoom position is within a second zoom range.例文帳に追加

ズーム位置が第２ズーム範囲にある場合、第２撮像光学系からの画像信号を選択するとともに第１イメージセンサ及びクロックドライバ１３の動作あるいは電源をＯＦＦとする。 - 特許庁

To improve clock accuracy of a station (slave station) being subordinate to a master station and to relax a limitation in the number of links for the slave station in a digital network of network synchronism due to a slave synchronization system.例文帳に追加

従属同期方式による網同期のディジタルネットワークにおいて、主局に従属する局（従属局）のクロック精度を向上させると共に、該従属局のリンク数の制限を緩和することである。 - 特許庁

To provide an adding and subtracting circuit for causing no decrease of a system clock speed by reducing the number of gates between the input and output of a signal.例文帳に追加

信号の入出力間におけるゲート数を少なくすることにより、システムクロック速度の低下を来たすことのない加減算回路を提供する。 - 特許庁

Furthermore, since the stages are independent of the system clock, the read data path can be run at any CAS latency as long as the re-synchronizing output is built to support it.例文帳に追加

さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁

To provide an optical disk device which is superior in durability against external disturbance such as defect of a disk, noise of a transmission system, or the like, and which can generate a stable segment period PLL clock.例文帳に追加

ディスクのディフェクトや伝達系の雑音等の外乱に対する耐性に優れ、安定したセグメント周期ＰＬＬクロックを生成できる光ディスク装置を提供する。 - 特許庁

The data recording/reproducing system is provided with a computer 13 for generating the periodic light by modulating light by a drive signal wherein a signal synchronized with the frequency of the reproduction clock is superimposed, a DSP (digital signal processor) 49, and an LD driver 17.例文帳に追加

光を再生クロックの周波数に同期した信号が重畳された駆動信号により変調して周期光を生成するコンピュータ１３、ＤＳＰ（デジタルシグナルプロセッサ）４９、およびＬＤドライバ１７を備えている。 - 特許庁

To provide a wireless access network system, a wireless communication method, a synchronous server, and a node unit whereby the occurrence of out of clock synchronism is avoided even in an IP network or an IP-based wireless access network wherein in-network fluctuated transmission delay occurs.例文帳に追加

ネットワークの変動伝送遅延が発生するＩＰ網やＩＰベースの無線アクセスネットワークでもクロック同期ずれの発生を回避する。 - 特許庁

After power is turned on, on the basis of release of a system reset, the CPU 101 starts a boot sequence irrespective of whether or not an internal clock of an ASIC 104 is stable, and accesses a ROM 108.例文帳に追加

電源投入後、システムリセットの解除に基づき、ＣＰＵ１０１は、ＡＳＩＣ１０４の内部クロックが安定したか否かに関わらずブートシーケンスを開始させ、ＲＯＭ１０８へのアクセスを実行する。 - 特許庁

To provide an electrooptical apparatus capable of reducing the occurrence of clock noises or the like of high frequency in an image signal under such conditions that image signal lines increases as the number of phase development increases, with respect to the electrooptical apparatus of an active matrix driving system.例文帳に追加

アクティブマトリクス駆動方式の電気光学装置において、相展開数の増加による画像信号線の増加という条件下で、画像信号中の高周波のクロックノイズ等の発生を低減する。 - 特許庁

To provide a device of controlling a color liquid crystal display for outputting a video of the same size by a smaller clock number by modifying an input interface system to enhance efficiency of data transmission; and to provide a control method therefor.例文帳に追加

入力インターフェース方式を変更することでデータ伝送の効率性を高めると共に、少ないクロック数で同じ大きさの映像を出力できるカラー液晶表示装置の制御装置、及び制御方法を提供する。 - 特許庁

When a low power consumption mode is set to the microcomputer 1 here, the output of the system clock from the circuit 2 is stopped to stop them.例文帳に追加

ここで、マイクロコンピュータ１に低消費電力モードが設定された場合は、第１の発振回路２からのシステムクロックの出力が停止してこれらが停止する。 - 特許庁

A data processing system has the processor 46 for generating a control signal for controlling additional circuits such as a clock generator 4 and a voltage controller 6, and operates to support a desired control level of the processor.例文帳に追加

クロック発生器４や電圧制御器６のような追加の回路を制御するための制御信号を発生するプロセッサ４６を有し、プロセッサの所望の制御レベルを維持するように動作するデータ処理システムが有している。 - 特許庁

A system control circuit 10 applies a sampling clock in response to the set recording mode to the A/D converter circuit 16 and applies compression control information in response to the set recording mode to the image compression circuit 18.例文帳に追加

システム制御回路１０は、設定された記録モードに応じたサンプリング・クロックをＡ／Ｄ変換器１６に印加し、設定された記録モードに応じた圧縮制御情報を画像圧縮処理回路１８に印加する。 - 特許庁

To provide a TS (Transport Stream) signal delay detecting and adjusting method and apparatus also including clock signal processing in a terrestrial digital broadcast transmission system improved in characteristics and performance.例文帳に追加

特性・性能向上した地上デジタル放送伝送システムのクロック信号処理も含めたＴＳ信号遅延検出調整方法及び装置を提供することにある。 - 特許庁

To provide a system and a method capable of synchronizing the TOD clock with a source at an external standard time such as a coordinated universal time at an accuracy of order of microsecond.例文帳に追加

マイクロ秒のオーダの精度でＴＯＤクロックを協定世界時等の外部標準時のソースに同期させることができるシステムおよび方法を提供する。 - 特許庁

A system controller 28 is provided with a stop watch function for counting time elapsed from the point of time of reference on the basis of date information outputted from a clock circuit 30 and recording the elapsed time at the time of image pickup together with the subject images.例文帳に追加

システムコントローラ２８は、時計回路３０から出力される日時情報に基づいて基準時点からの経過時間を計時し、撮像時の経過時間をその被写体像と共に記録するストップウォッチ機能を備える。 - 特許庁

To prevent a clock frequency of the total system including a circuit for obtaining roots of quadratic polynomial on finite body from being delayed corresponding to the operational delay of the circuit by shortening an apparent operational delay time.例文帳に追加

有限体上の二次多項式求根回路において、見掛け上の動作遅延時間を短くすることにより、該回路を含むシステム全体のクロック周波数が求根回路の動作遅延時間に従って遅延されるのを防ぐ。 - 特許庁

To provide an arrangement and method for a serial data transfer in a numerically controlled control system to improve an updating of an output value without leaving a serial data transfer mode or increasing a clock frequency.例文帳に追加

シリアルデータ転送モードをやめずに、あるいはクロック周波数を高くせずに出力値の更新を改善する数値制御の制御システムのシリアルデータ転送のための構成及び方法を提供すること。 - 特許庁

The charge pump step-down circuit 102 generates a step-down potential, which stepped down a system power potential VDD by charge pump operation based on a step-down clock supplied from an LCD controller 60.例文帳に追加

チャージポンプ式降圧回路１０２は、ＬＣＤコントローラ６０から供給される降圧クロックに基づくチャージポンプ動作により、システム電源電位ＶＤＤを降圧した降圧電位を生成する。 - 特許庁

The stored positional information or time information, and an output of a position acquisition function part 45 and an output of a clock function part 31d are compared at a system control function part 31a.例文帳に追加

そして、記憶された位置情報或いは時間情報と、位置取得機能部４５の出力或いは時計機能部３１ｄの出力とがシステムコントロール機能部３１ａで比較される。 - 特許庁

To quickly attain data input and output for a shared memory by only increasing a little power consumption without making it necessary to quicken any system clock even in a low speed operation mode.例文帳に追加

低速動作モード時でもシステムクロックを高速にする必要が無く、わずかな消費電力の増加のみで高速に共有メモリへのデータ入出力を可能とする。 - 特許庁

Each CPU of a system computer 1 and an RISC 2 is provided with an REQ terminal for requesting communication, an ACK terminal for responding to the request, a data output terminal SDO, a data input terminal SDI, and a clock terminal.例文帳に追加

シスコン１とＲＩＳＣ２の各ＣＰＵは、通信を要求するＲＥＱ端子，要求に対し応答するＡＣＫ端子，データ出力端子ＳＤＯ，データ入力端子ＳＤＩ、クロック端子を有している。 - 特許庁

To allow long time use by a relatively low capacity of battery in a wrist watch side, and inexpensive manufacturing, in a time piece system capable of enhancing precision of the usual electronic wrist watch by combining a radio-controlled type table clock.例文帳に追加

電波修正型置き時計と組み合わせて通常の電子腕時計の高精度化を図るようにした時計システムにおいて、腕時計側の比較的低容量バッテリによる長時間使用、並びに、低コスト製造を可能とすること。 - 特許庁

To solve the problem that e.g. EFM modulated signals of less than 3T are detected and decoded into data of normal lengths but the system clock frequency is high to result in a high power consumption with much heating.例文帳に追加

例えばＥＦＭ変調信号の３Ｔ未満を検出して正常な長さのデータに復号する場合、システムクロック周波数が高く消費電力が大きく発熱が多い。 - 特許庁

An IC chip 20 is made up of a PLL(phase-lock loop) circuit 3 for supplying a system clock, a logic circuit 4 to be tested at an actual operation speed, and a BIST circuit 5 for compression-storing a test result as test result data 17.例文帳に追加

ＩＣチップ２０は、システムクロックを供給するＰＬＬ回路３、実動作速度によるテストされる論理回路４、及び、テスト結果をテスト結果データ１７として圧縮格納するＢＩＳＴ回路５で構成される。 - 特許庁