「system clock」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

To perform TDMA (Time Division Multiple Access) system communication of high transmission efficiency, where a redundant pilot symbol is excluded to increase the number of controllable stations, without increasing a clock frequency of a communication part in a feedback control system.例文帳に追加

フィードバック制御システムにおいて通信部のクロック周波数を上げることなく、制御可能な局数を増やすことができるように冗長なバイロットシンボルを排除した伝送効率の高いＴＤＭＡ方式の通信を可能とする。 - 特許庁

The signal transmission system has namely, a control system to change a relation of the registers 6-1, 6-2 which save the data rate of the wiring length resonance, the clock frequency, and wiring length, so as to control the data rate or transmission delay time so as to avoid resonance.例文帳に追加

すなわち、配線長共振が起こるデータレートを保存するレジスタ６−１、６−２とクロック周波数と配線長の関係を変更するような制御系を信号伝送システムに持たせ、共振回避できるようにデータレートまたは伝播遅延時間をコントロールする。 - 特許庁

The image sensor 101 is operated by a clock of the oscillator 107 according to the NTSC system, and by changing a blanking period in a vertical direction or a blanking period in a horizontal direction, the image sensor 101 outputs image data at a frame frequency out of the frame frequency of the NTSC system.例文帳に追加

撮像素子１０１は、ＮＴＳＣ方式対応の発振器１０７のクロックで動作し、垂直方向のブランキング期間乃至水平方向のブランキング期間を変更することで、ＮＴＳＣ方式のフレーム周波数から外れたフレーム周波数で画像データを出力する。 - 特許庁

At the timing of (n+4)th clock, a DMA controller outputs an address (address D2) next to a DRAM leading address through a system bus to a DRAM, reads data B from the address D2 and outputs them through the system bus to a SRAM 33.例文帳に追加

第（ｎ＋４）クロックのタイミングにおいて、DMAコントローラは、DRAMに、システムバスを介して、DRAM先頭アドレスの次のアドレス（アドレスD2）を出力するとともに、アドレスD2からデータBを読み出させ、システムバスを介して、SRAM３３に出力させる。 - 特許庁

The broadcast system discrimination apparatus of this invention calculates a burst phase angle even when the system clock is not locked to the burst signal and obtains a burst difference phase angle of adjacent lines on the basis of a 1H delay phase angle and a 2H delay phase angle of the burst phase angle so as to discriminate the presence/absence of phase inversion.例文帳に追加

バースト信号にロックしていない場合においてもバースト位相角を算出し、位相角の１Ｈ遅延位相角と２Ｈ遅延位相角より隣接するラインのバースト差分位相角を求めることにより、位相反転の有無を判別する。 - 特許庁

When a double keying system is adopted as an operating system of the pressed key, a clock part 202 is instructed to count the lapse of time after keying and a file read part 203 is instructed to read the name and the explanation of a command assigned to the relevant key.例文帳に追加

そして、押下されたキーの操作方式として２度押し方式が採用されている場合、計時部２０２に指示して上記キー押下からの経過時間を計測させるとともに、ファイル読み上げ部２０３に指示して当該キーに割り当てられたコマンドの名称と説明を読み上げさせる。 - 特許庁

To provide a positioning system and a positioning method capable of acquiring all satellite approximate orbit information continuously in one day without having to spend a plurality of days, and reducing power consumption, and to provide a clock that has the positioning system.例文帳に追加

本発明は全衛星概略軌道情報を、日を跨いで分割取得することなく、連続的に取得しつつ、電力消費を低減することができる測位装置、測位方法及び測位装置を有する時計を提供することを目的とする。 - 特許庁

A data transfer section (12) generates a transfer permission signal on the basis of the transfer request signal from the self-synchronization system and allows a data output section to output the data received by a data input section to a clock synchronization system by absorbing a temporal output interval.例文帳に追加

データ転送部（１２）は、自己同期システム側からの転送要求信号に基づいて転送許可信号を発生し、かつデータ入力部に入力されたデータを時間的な出力間隔を吸収してデータ出力部からクロック同期システム側に出力する。 - 特許庁

When a system memory stores a return time to the usual mode, the system control section sets the return time to a setting register of a real time clock(RTC) and shifts to a sleep mode to bring a CPU to a low power state.例文帳に追加

次に、システムメモリに通常モードへの復帰時刻が記憶されていればシステム制御部が、復帰時刻をリアルタイムクロック（ＲＴＣ）の設定レジスタに設定してから、スリープモードに移行させてＣＰＵを低電力状態にする。 - 特許庁

In this system, the read timing generation counter 42 is initialized according to information denoting a fault in a clock system, power-on clear, Loop Back On signal, and a fault in write/read phase of the elastic stores 43, 44 or the like caused in the package.例文帳に追加

この方式ではパッケージ内で発生したクロック系異常、パワーオンクリア、Ｌｏｏｐ Ｂａｃｋ Ｏｎ信号及びエラスティックストア４３，４４の書込み、読出しフレーム位相異常等の情報で読出しタイミング生成カウンタ４２を初期化している。 - 特許庁

A system controller 28 sets an optimum system clock frequency on the basis of the kind and the physical characteristics of an optical disk 10 mounted on the optical disk drive and a recording/reproduction command transmitted from a host computer, and changes a frequency dividing ratio in a dividing part.例文帳に追加

システムコントローラ２８は、光ディスク装置に装着される光ディスク１０の種類や物理的特性並びにホストコンピュータから送信される記録／再生コマンドに基づき最適なシステムクロック周波数を設定し、分周部での分周比を変化させる。 - 特許庁

With a system reset signal as a trigger, clock signals are frequency-divided in counter ICs 256 and 257, the output signals of the counter IC 256 rise as H active signals with delay Tp from the change of the system reset signal and the output signals to a NOR gate IC 261 are changed to L.例文帳に追加

システムリセット信号をきっかけに、カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化からＴ_１遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。 - 特許庁

A digital phase control part 33 stores the output of the digital phase comparison part 32, and supplies it to the other system, and selects and outputs the output of the digital phase comparing part 32 or the stored output, based on the clock selection signal 210 and a system selection signal 110.例文帳に追加

ディジタル位相制御部３３は、ディジタル位相比較部３２出力を記憶し他系へ供給するとともにクロック選択信号２１０および系選択信号１１０に基づいてディジタル位相比較部３２出力または記憶した同出力のいずれかを選択して出力する。 - 特許庁

In the case that a channel 0 is a channel for transmitting a master system, a value of the register 9 and a difference 0 of the channel 0 from the storage section 11 are summed and a difference between the sum and a PCR 0 from the storage section 5 is taken to control an operation of a system time clock generating section 19.例文帳に追加

チャンネル０がマスターストリームの場合は、レジスタ９の値と記憶部１１からのチャンネル０の差分値０を加算し、その加算値と記憶部５からのＰＣＲ０の差分をとり、システムタイムクロック発生部１９の動作を制御する。 - 特許庁

And the system has a constitution in which a license management part 105 manages execution or the ends of the applications 108 based on the second system time acquired from the second built-in clock 104 and the use periods set in the applications 108.例文帳に追加

そして、ライセンス管理部１０５が第２内蔵時計１０４から取得される第２システム時間とアプリケーション１０８に設定される使用期間とに基づいて、アプリケーション１０８の実行または終了を管理する構成を特徴とする。 - 特許庁

In response to a system reset signal, a clock signal is divided by counter ICs 256 and 257, the output signal of the counter IC 256 rises as an H active signal prescribed time (T_1) later from the variation of the system reset signal, an output signal to a NOR gate IC 261 changes to an L.例文帳に追加

システムリセット信号を契機に、カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化から所定時間（Ｔ１）遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。 - 特許庁

To provide a system, capable of generating an optimum synchronizing signal as a reference for generating optimum timing to start writing in data and a data reproducing clock in an optical disk device for recording/reproducing with respect to DVD-RAM of a wobbled land/groove system.例文帳に追加

ウォブル・ランドグルーブ方式のＤＶＤ−ＲＡＭを記録／再生する光ディスク装置において、データ書き込み開始の最適なタイミングや、データ再生用のクロックを生成するための基準となる最適な同期信号を生成することが可能な方式を提供する。 - 特許庁

To provide a responsiveness measurement evaluation device and a distributed computer system which can measure response time even in a status where an internal clock of each computer is not synchronized in the computer system connected via a network with a plurality-layered configuration.例文帳に追加

複数段の階層構成になっているネットワークで接続された計算機システムで各計算機の内部時刻が同期されていない状態でも、正確な応答時間を測定できる応答性測定評価装置及びこの装置を利用した分散計算機システムを提供する。 - 特許庁

To provide a small and inexpensive imaging system in which an image processing clock advantageous for taking measures against EMI can be generated at a correct timing at the time of drive controlling a semiconductor laser for the imaging system comprising an optical scanning means performing deflection scanning of a photosensitive body with laser light.例文帳に追加

感光体に対しレーザ光を偏向走査させる走査光学手段を備えた画像形成装置用の半導体レーザ等を駆動制御する上で、低廉・小型な構成でＥＭＩ対策上も有利な画像処理クロックを適正なタイミングで生成できる画像形成装置を提供する。 - 特許庁

A coordinate transformation-timing signal (S0) providing timing that converts a polar coordinate system to a rectangular coordinate system is input into the shifting circuit 72a of a target data detecting section 7, and a signal (S1) delayed by one cycle of a coordinate transformation clock of this signal (S0) is output.例文帳に追加

物標データ検出部７のシフト回路７２ａには、極座標系を直交座標系に変換するタイミングを与える座標変換タイミング信号（Ｓ０）が入力され、この信号の座標変換クロック１周期分遅延された信号（Ｓ１）が出力される。 - 特許庁

To provide a digital broadcast reception system that can easily extract information required for recording and reproduction scattered in various information tables included in a digital broadcast program so as not to cause defective operation in a recording and reproducing device and a receiver especially at generation of a system clock even.例文帳に追加

デジタル放送には複数の情報テーブルが含まれ、種々の情報テーブルに散在している記録再生に必要な情報を容易に抽出し、動作の不連続によっても記録再生装置や受信機の動作、特にシステムクロック生成時に破綻が生じないようにすること。 - 特許庁

A second drive pulse signal generating circuit 5 generates drive pulse signals P2, P3, and P4 for 1-2 phase excitation, a 1/4 microstep system, and a 1/8 microstep system, respectively, based on the drive pulse signal P1 and an internal clock signal CLK from an oscillation circuit 4.例文帳に追加

第２の駆動パルス信号発生回路５では、駆動パルス信号Ｐ１と発振回路４からの内部クロック信号ＣＬＫに基づき、１−２相励磁、１／４マイクロステップ、１／８マイクロステップ方式用の駆動パルスＰ２、Ｐ３およびＰ４が生成される。 - 特許庁

To provide a radio communication device capable of performing an appropriate operation in order to improve characteristic deterioration in the radio communication device, which is caused by the interference of a clock, concerning a configuration adopting a system such as a TDD system, to temporally change over the transmission and reception of communication data with another device.例文帳に追加

ＴＤＤ方式等、他の装置との間の通信データの送信および受信を時間的に切り替えて行なう方式を採用する構成において、クロックの干渉による無線通信装置の特性劣化を改善するために適切な動作を行なうことが可能な無線通信装置を提供する。 - 特許庁

To provide a serial data communication method by which transmission efficiency is enhanced in spite of an inexpensive system by feeding a clock signal from a master part so as to receive data by a synchronous communication system in the case that data feeding from slave parts are started asynchronously with the master part operation.例文帳に追加

スレーブ部からのデータの開始が、マスター部の動作とは非同期で始まるシステムにおいて、クロック信号をマスター部側から供給することで同期式通信によりデータを受信することにより、伝送効率を上げて安価なシステム構築を可能とする、シリアルデータ通信方法を提供する。 - 特許庁

To provide a method and apparatus for minimizing information to be transmitted between cryptographic systems by allowing a transmitting cryptographic system to transfer partial real time clock (RTC) information P_A and a receiving cryptographic system to restore entire RTC information T_A and a right NONCE value N therefrom.例文帳に追加

送信暗号システムにおいて受信暗号システムが伝送されたＲＴＣ部分情報Ｐ_Ａから全体情報Ｔ_Ａと正しいノンス値Ｎを復旧できるようにすることによって、暗号システム間の伝送情報を最小化する方法及び装置を提供する。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

A computer system comprising a processor configured to cause an operating system to be booted, a test module, and a component coupled to a test module and configured to receive a clock input is provided.例文帳に追加

本発明によれば、オペレーティングシステムを起動させるように構成されたプロセッサ、テストモジュール、およびテストモジュールに接続され、クロック入力を受け取るように構成されたコンポーネントを備えたコンピュータシステムが提供される。 - 特許庁

This power saving control method in the incorporated system defines hardware resources to be used in each application belonging to the incorporated system, defines weighted values to be a reference value of a clock frequency required to operate the hardware resources in each of the hardware resources, and sets a clock frequency of the incorporated system on the basis of the largest weighted value among the weighted values of the hardware resources used by the active application.例文帳に追加

本発明に係る組み込みシステムにおける省電力制御方法は、組み込みシステムの有するアプリケーション毎に使用するハードウェア資源を定義すると共に、前記ハードウェア資源の動作に必要なクロック周波数の参照値となる重み付け値を前記ハードウェア資源毎に定義し、起動中の前記アプリケーションが使用する前記ハードウェア資源の前記重み付け値のうち、もっとも大きい前記重み付け値に基づいて組み込みシステムのクロック周波数を設定するものである。 - 特許庁

This invention provides a method for employing the hitless switching circuit that takes clock, local, frame synchronization between the active system and the standby system and enabling a switching control panel to deviate a switching timing outputted between the active system and the standby system, thereby switching the active transmitter into the standby transmitter, without having to freeze video signal.例文帳に追加

本発明によるヒットレス切替回路は、現用系と予備系のクロック、ローカル、フレーム同期を取ることと、切替制御盤から現用系と予備系に出力する切替タイミングをずらすことによって、映像信号をフリーズすることなく、送信装置を現用系から予備系に切り替えるが可能となる方法を提供する。 - 特許庁

The synchronizer includes a controller (212) for controlling the first multiplexer to output data from selected ones of the flip-flops based on the third clock, thereby generating output data to be provided to the second system.例文帳に追加

同期装置は第３のクロックに基づいて第１のマルチプレクサを制御し、前記フリップフロップのうちの選択されたフリップフロップからデータを出力することにより、第２のシステムへ供給される出力データを生成する制御装置(212)を含む。 - 特許庁

This sheet computer is configured by mounting a display circuit and a peripheral circuit connected to the display circuit on the same substrate, and the peripheral circuit is configured as an asynchronous system in which no global clock is necessary.例文帳に追加

本発明のシートコンピュータは、ディスプレイ回路と、前記ディスプレイ回路に接続する周辺回路を同一基板上に実装したものであり、前記周辺回路はグローバルクロックを不要とする非同期システムとして構成されている。 - 特許庁

To provide a method for enabling a local user having a playback device with a specialized player plug-in device, to synchronize a display of song lyrics to a timer clock of hosting playback software, and to search a remote computer system.例文帳に追加

専門化されたプレーヤであるプラグイン装置をもつプレイバック装置を有するローカルユーザが歌の歌詞の表示をホストプレイバックソフトウェアのタイマクロックに同期し、リモートコンピュータシステムをサーチするのを可能にする方法を提供する。 - 特許庁

In a latch/predecoder section 3a, which is a row system address access circuit, a row address strobe signal/RAS is latched synchronously with a clock signal CLKi by an internal RAS generating circuit 13 and a row address strobe signal/RASi is outputted.例文帳に追加

ロウ系アドレスアクセス回路であるラッチ／プリデコーダ部３ａにおいて、ロウアドレスストローブ信号／ＲＡＳは、内部ＲＡＳ発生回路１３によりクロック信号ＣＬＫｉに同期してラッチされ、ロウアドレスストローブ信号／ＲＡＳｉを出力する。 - 特許庁

To secure sufficient margin for these time and to shorten an access time without increasing chip size even in an internal access time when various input signals are inputted in a system clock with the prescribed setup and hold time.例文帳に追加

システムクロックに対し、各種入力信号をある所定のセットアップおよびホールド時間をもって入力する場合にこれらの時間に対し十分なマージンを確保するとともに内部アクセス時間においてもチップサイズの増大を招くことなくアクセス時間の高速化を可能とする。 - 特許庁

To provide a system for generation of synchronizing signals PIPA, PIPB and clock signals CLK_outA and CLK_outB by slave stations SA, SB connected to a master station SM over a packet switching network.例文帳に追加

本発明は、パケットスイッチングネットワークを介してマスタステーションＳＭへ接続されているスレーブステーションＳＡ、ＳＢによる同期信号ＰＩＰＡ、ＰＩＰＢ及びクロック信号ＣＬＫ＿ｏｕｔＡ、ＣＬＫ＿ｏｕｔＢの生成のためのシステムに関する。 - 特許庁

An output buffer 317 which outputs a system reference clock pulse output signal SysCLk_-SL to be supplied to the baseband LSI includes buffer circuits OB_-1, OB_-2, OB_-3, ..., OB_-n and a control register CNT_-REG.例文帳に追加

ベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力する出力バッファ３１７は、バッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎと、制御レジスタＣＮＴ＿ＲＥＧとを含む。 - 特許庁

To provide an in-circuit emulator system for making a user easily change a clock frequency to be supplied from a personal computer in which an in-circuit emulator debugger is started to a microcomputer being an object of debugging.例文帳に追加

インサーキットエミュレータデバッガが起動しているパーソナルコンピュータからユーザがデバッグの対象となるマイクロコンピュータに供給するクロック周波数を容易に変更することができるインサーキットエミュレータシステムを得ること。 - 特許庁

A controller and timing generator 40 selects an image signal from the first imaging optical system and stops the operation of the second image sensor 14 and a clock driver 15 or interrupts a power supply when a zoom position is within a first zoom range.例文帳に追加

コントローラ及びタイミングジェネレータ４０は、ズーム位置が第１ズーム範囲にある場合、第１撮像光学系からの画像信号を選択するとともに第２イメージセンサ１４及びクロックドライバ１５の動作あるいは電源をＯＦＦとする。 - 特許庁

To provide a timing control apparatus for a dual mode or multimode wireless communication apparatus, which prevents duplicate reception operations between wireless communication systems without the need for time conversion between the wireless communication systems whose system clock frequencies differ from each other.例文帳に追加

システムクロック周波数が異なる無線通信システム間の時刻変換を行うことなく、無線通信システム間における受信動作の重複を防止できる、デュアルモード乃至マルチモード無線通信装置のタイミング制御装置を提供する。 - 特許庁

To reduce an RDS(Radio Data System) data reception processing time required for an interruption processing synchronously with a trailing of a clock signal received from an RDS decode integrated circuit when an FM stereo broadcasting station exists and no RDS signal is available.例文帳に追加

ＦＭステレオ放送局が有ってＲＤＳ信号が無い状態において、ＲＤＳデーコード集積回路より入力されるクロック信号の立ち下がりに同期した割り込み処理であるＲＤＳデータ受信処理時間を短縮する。 - 特許庁

To provide a method for easily measuring frequency distribution of jitters of digital data signals transmitted by serial communication, without requiring a clock signal for specifying a reference time, and forming system configuration for the measurement to be low in cost and high in versatility.例文帳に追加

シリアル通信により伝送されるデジタルデータ信号のジッタの度数分布を、基準時刻を規定するクロック信号を必要とすることなく手軽に計測することができ、その計測のためのシステム構成を安価で汎用性の高いものとすることができる方法を提供する。 - 特許庁

Moreover, the system can control both playback speed of music data and the moving image data in real time by allowing a user to operate an operation element TM for designating the performed tempo of music and by inputting a tempo clock corresponding to the operated position of the operation element.例文帳に追加

さらに、音楽の演奏テンポを指示するための操作子ＴＭをユーザによって操作し、操作子の操作位置に応じたテンポクロックを入力することにより、音楽データ及び動画データの両方の再生速度をリアルタイムに制御することができる。 - 特許庁

To provide a clock switching system for controlling the transfer of data according to data transmission permission rwo and data reception transmission rro wherein, even when any meta stable state is generated inside, stable data transfer can be always realized by absorbing the influence.例文帳に追加

データ送信許可ｒｗｏ及びデータ受信許可ｒｒｏによりデータの転送を制御するクロック乗り換えシステムにおいて、内部でメタステーブルの状態が生じたとしても、その影響を吸収して常に安定したデータ転送を実現する。 - 特許庁

When the clocking of the system clock 22 is invalid, and when the content information is out of the regeneration expiration date, the regeneration of the content information is not performed, and a message of this effect is generated and displayed on a display part 15.例文帳に追加

一方、上記システム時計２２の計時時刻が無効だった場合、及びコンテンツ情報が再生有効期限外だった場合には、コンテンツ情報の再生を行わずにその旨のメッセージを生成して表示部１５に表示するようにしたものである。 - 特許庁

Digital signals converted to digital data by an A/D converter 32, the output signal of a TCXO 21 through a buffer amplifier 33 and the output signal of a system clock generating circuit 26 for A/D conversion are outputted from an external interface part 50.例文帳に追加

外部インターフェース部５０から、Ａ／Ｄコンバータ３２によりデジタルデータ変換されたデジタル信号と、バッファアンプ３３を介してＴＣＸＯ２１の出力信号と、Ａ／Ｄ変換用システムクロック発生回路２６の出力信号が出力されている。 - 特許庁