「system clock」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

In the method for cutting a laser-recordable light-sensitive film provided on a substrate by using a laser controlled by a modulated signal, an original oscillation frequency generated from a high precision frequency oscillator is directly used as a clock without converting the frequency, and the cutting is carried out at a speed determined from the clock and the modulation system of the modulated signal.例文帳に追加

基盤上に設けられたレーザにより記録可能な感光膜に、変調信号により制御されたレーザによりカッティングする方法であって、該カッティングを、高精度周波数発振器から発生する原発振周波数を周波数変換することなくクロックとして直接用い、このクロックと前記変調信号の変調方式とから決定される速度で行うことを特徴とするカッティング方法。 - 特許庁

A memory unit includes a system memory controller coupled to a plurality of memory clock oscillators and a plurality of respective voltage controllers, wherein each memory clock oscillator and respective voltage controller are coupled to a memory receptacle and thus provide a plurality of memory receptacles, each receptacle in the plurality of receptacles having a separate power boundary for operation of a memory type.例文帳に追加

メモリ・ユニットは、複数のメモリ・クロック発振器および複数のそれぞれの電圧コントローラに結合されたシステム・メモリ・コントローラを含み、各メモリ・クロック発振器およびそれぞれの電圧コントローラがメモリ・レセプタクルに結合され、したがって複数のメモリ・レセプタクルを提供し、複数のレセプタクル内の各レセプタクルはメモリ・タイプの動作に関する別々の電力境界を有する。 - 特許庁

A digital camera 2 is comprised of a capacity detection circuit 44 for detecting capacity of image data stored in SDRAM43, and a clock control circuit 54 for controlling a storage speed of image data in a memory card 51 by changing frequency of a system clock based on a detection result of the capacity detection circuit 44.例文帳に追加

デジタルカメラ２は、動画撮影時に、ＳＤＲＡＭ４３に記録されている画像データの容量を検出する容量検出回路４４と、容量検出回路４４の検出結果に基づいて、システムクロックの周波数を変化させることで、メモリカード５１への画像データの記憶速度を制御するクロック制御回路５４とを備える。 - 特許庁

The communication device comprises an antenna circuit 2 including a coil, the circuit 3 including the decoding circuit and the clock generation circuit, connected to the antenna circuit 2, and the circuit including the modulation circuit connected to the antenna circuit 2 through a wire of a system different from that of the circuit 3 including the decoding circuit and the clock generation circuit.例文帳に追加

コイルを含むアンテナ回路２と、前記アンテナ回路２に接続する復調回路とクロック生成回路を含む回路３と、前記復調回路とクロック生成回路を含む回路３とは別系統の配線により、前記アンテナ回路２に接続する変調回路を含む回路４と、を有する通信装置。 - 特許庁

A clock control part 110 collects the number of mounted devices, class (transmission ability) and the connecting state of a transmission line from various IF boards and calculates relative throughput from these collected states of the IF boards 102 and 103 and processing is executed by dividing the frequency of a system clock 11 into rate corresponding to this calculated relative throughput.例文帳に追加

クロック制御部１１０は、各種ＩＦボード１０２、１０３から実装数、種別（伝送能力）及び伝送路の接続状態を収集し、該収集したＩＦボード１０２、１０３の状態から相対処理能力を算出し、該算出した相対処理能力に対応したシステムクロック１１の速度にクロックを分周することにより実行する。 - 特許庁

The method and system further includes, in response to a trigger signal; determining an individual offset between the master clock of the master terminal and each of the clocks of the slave terminals; and offsetting each of the clocks of the slave terminals by an amount proportional to each determined offset to synchronize each of the slave terminals to the master clock of the master terminal.例文帳に追加

方法およびシステムは、トリガー信号に応答して、マスター端末のマスター・クロックとスレーブ端末のそれぞれのクロックの間の各オフセットを確定し、スレーブ端末のそれぞれのクロックをマスター端末のマスター・クロックに同期化するように、確定された各オフセットに比例する量だけ、スレーブ端末のそれぞれのクロックをオフセットさせることをさらに含む。 - 特許庁

To provide a wireless communication apparatus, its communication method and a wireless communication system employing the same, wherein a slave, which has become a dynamic master, communicates with other slaves while using the same frequency-hopping sequence and clock of its original master, saving the time for the dynamic master to transmit its own frequency- hopping sequence and clock to its slaves.例文帳に追加

ダイナミックマスターになったスレーブが元のマスターの周波数ホッピングシーケンスとクロックをそのまま使用しながらスレーブ等と通信することによって、ダイナミックマスターが自身の周波数ホッピングシーケンスとクロックをスレーブらに伝送する必要がなくなって時間が節約される無線通信機器及びその通信方法及びこれを適用した無線通信システムを提供する。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁

To provide a reset control circuit and a reset control method which allows a reset operation to be properly performed, in particular, in abnormality in a system including a clock synchronizing circuit when a clock signal stops or the cycle is long in contrast with a reset response requested for the detection of an abnormal status.例文帳に追加

クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法の提供を目的とする。 - 特許庁

To provide a positioning support device that extends a valid period of clock time notified by a navigation satellite and indicated by a clock installed in the navigation satellite in a positioning system based on satellite navigation, and to drastically extend the valid period of satellite time normally received from the navigation satellite with high accuracy and stability.例文帳に追加

本発明は、衛星航法に基づく測位系において、航行衛星から通知され、その航行衛星に搭載された時計が示す時刻の有効期間を延長する測位支援装置に関し、精度よく安定に航行衛星から正常に受信された衛星時刻の有効期間を大幅に延長することができることを目的とする。 - 特許庁

The information processor is provided with a clock control function for reducing the frequency of a VRAM control clock to a value capable of executing a display access when an access to a VRAM 24 is continued for fixed time and only a display access is executed or switching to a power down mode is generated by a power management function included in an operating system.例文帳に追加

ＶＲＡＭ２４へのアクセスが一定時間継続して表示アクセスのみになったとき、あるいは、オペレーティングシステムのもつパワーマネージメント機能によってパワーダウンモードへの切り替えが発生したとき、ＶＲＡＭ制御クロックの周波数を表示アクセスが可能な程度の値に落すクロック制御機能を備える。 - 特許庁

To provide a semiconductor memory having a transfer system for transferring data synchronized with both edges of the leading and trailing of an outside clock signal, and yet easily being tested and evaluated by a conventional memory testing device with respect to SDRM for writing/reading data synchronously with the outside clock signal and a method for controlling the SDRAM and to provide a control method for the semiconductor memory.例文帳に追加

本発明は、外部クロック信号に同期してデータの書き込み／読み出しを行うＳＤＲＡＭ及びその制御方法に関し、外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する転送方式を有しながら、従来のメモリ試験装置で容易に試験、評価ができる半導体記憶装置及びその制御方法を提供することを目的とする。 - 特許庁

To prevent erroneous setting and gradual deviation of a date and a time of a clock to be used for determining the acquisition date and time of organism information in a health control system, and to rightly adjust the clock of organism information acquisition means installed in a plurality of places different in time zone and execution/non-execution of the summer time to a local time.例文帳に追加

本発明は、健康管理システムにおいて生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンやサマータイム実施の有無が異なる複数の場所に設置された生体情報取得手段の時計をローカル時刻に正しく合わせることを課題とするものである。 - 特許庁

In this communication system, a synchronization master unit 12 generates a synchronous control frame at t1 timing, stands by for a time A1, starts transmission of the synchronous control frame at t2 timing when the value of a clock counter register becomes "0", and resets the clock counter register at t3 timing when the transmission of the synchronous control frame has been completed.例文帳に追加

同期マスタ装置１２は、ｔ１のタイミングにおいて、同期制御フレームを生成し、時間Ａ１の間待機し、クロックカウンタレジスタの値が「０」になったｔ２のタイミングにおいて、同期制御フレームを送信開始し、同期制御フレームの送信が完了したｔ３のタイミングにおいて、クロックカウンタレジスタをリセットする。 - 特許庁

In a network system where a main apparatus being attached with an interface unit can communicate with another apparatus through a network, a signal detecting section 7 monitors a packet signal for the main apparatus being filtered through a switching hub 10, and a clock control section 8 controls a clock frequency being fed to the CPU section 4 of the network interface unit to increase or decrease.例文帳に追加

インタフェース装置を装着可能な本体機器と他の機器がネットワークを介して通信可能なネットワークシステムにおいて、スイッチングハブ１０を介してフィルタリングされる本体機器に対するパケット信号を信号検出部７が監視して、クロック制御部８がネットワークインタフェース装置のＣＰＵ部４に供給するクロック周波数を上げ下げ制御する構成を特徴とする。 - 特許庁

The LSI optical wiring system includes: a mode synchronous laser light source; and an optical wiring part including a clock optical wiring for transmitting an optical clock out of light outputted from the mode synchronous laser light source, one or more optical modulators for converting light inputted from the mode synchronous laser light source into optical data, and data optical wirings respectively connected to the one or more optical modulators.例文帳に追加

モード同期レーザ光源と、モード同期レーザ光源から出力される光のうち光クロックを伝送するためのクロック光配線、モード同期レーザ光源から入力される光を光データに変換する１または複数の光変調器、および１または複数の光変調器のそれぞれに接続されたデータ光配線を含む光配線部と、を有する。 - 特許庁

A QR code 4 is printed in an employee card 3, identification data on an employee 2 coded into the QR code 4 are read by photographing the QR code 4 by a camera function-equipped cellphone 5, and the identification data and status information of 'clock-in', 'clock-out' or the like are transmitted to a system computer 6 by the cellphone 5.例文帳に追加

社員カード３にはＱＲコード４が印刷されており、このＱＲコード４をカメラ機能付き携帯電話機５で撮影することによって、ＱＲコード４にコード化された社員２の識別データが読み取られ、この識別データと「出勤」、「退勤」等のステータス情報とが携帯電話機５によってシステムコンピュータ６に送信される。 - 特許庁

An MPEG 2 TS multiplexer 100 (STC generating circuit 110) again generates a system time clock (STC) on the basis of first program reference time information received first after a lapse of a prescribed time when a reception time interval of the first program clock reference information (PCR) included in a received audio video signal (MPEG-2 TS) reaches a prescribed time or over.例文帳に追加

本発明に係るＭＰＥＧ２ ＴＳ多重装置１００（ＳＴＣ生成回路１１０）は、受信した音声映像信号（ＭＰＥＧ−２ ＴＳ）に含まれる第１のプログラム参照時刻情報（ＰＣＲ）の受信間隔が所定の時間以上となった場合、所定の時間経過後において最初に受信した第１のプログラム参照時刻情報に基づいて、システム基準時刻（ＳＴＣ）を生成し直す。 - 特許庁

The signal transmission system includes: an information processor which encodes transmission data into a code not including a DC component and having the polarity inverted at every half period of a clock and superposes the code on a DC supply power to transmit the code; and the interface device which detects a polarity inversion period of a signal received from the information processor and is capable of reproducing the clock on the basis of the detection result.例文帳に追加

直流成分を含まず、かつ、クロックの半周期毎に極性が反転する符号に送信データを符号化し、直流電源に重畳して伝送する情報処理装置と、情報処理装置から受信した信号の極性反転周期を検出し、検出結果に基づいてクロックを再生することが可能なインターフェース装置と、を有する信号伝送システムが提供される。 - 特許庁

A computer apparatus has a timer 5 capable of setting an arbitrary time, sets the timer 5 when an OS (operating system) starts up an interrupt handler 2, makes a CPU 1 change the clock frequency to be higher and quickly execute response processing from the start up of the handler 2, and makes the CPU 1 lower the clock frequency, when the timer 5 has expired.例文帳に追加

任意の時刻を設定できるタイマ５を設け、ＯＳ４が、割り込みハンドラ２の起動時に、タイマ５をセットし、かつＣＰＵ１に対してクロック周波数を高く変更し、割り込みハンドラ２起動以降の応答処理を早く実行させ、またタイマ５のエクスパイア時にＣＰＵ１に対してクロック周波数を低く変更する。 - 特許庁

An endoscope system is equipped with an endoscope for driving a solid-state image sensor based on a clock signal whose frequency corresponds to the number of pixels of the solid-state image sensor, a processor device which produces a video signal for an image display based on an imaging signal output from the endoscope and the clock signal, and an option circuit board 56 for outputting by converting the video signal to a prescribed format.例文帳に追加

内視鏡システムは、固体撮像素子の画素数に対応した周波数のクロック信号に基づいて固体撮像素子の駆動を行う内視鏡と、内視鏡から出力される撮像信号及びクロック信号に基づいて画像表示用の映像信号を生成するプロセッサ装置と、映像信号を所定の形式に変換して出力するオプション基板５６とを備える。 - 特許庁

In the memory system comprising the memory controller and a memory module mounted with DRAMs, a buffer is mounted on the memory module, the buffer and the memory controller are connected to each other via data wiring, command/address wiring, and clock wiring, the DRAMs and the buffer on the memory module are connected to each other via internal data wiring, internal command/address wiring, and clock wiring.例文帳に追加

メモリコントローラと、ＤＲＡＭを搭載したメモリモジュールとを備えたメモリシステムにおいて、メモリモジュール上にバッファを搭載し、このバッファとメモリコントローラとをデータ配線、コマンド・アドレス配線、及び、クロック配線によって接続し、メモリモジュール上のＤＲＡＭとバッファとを内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線によって接続した構成を有する。 - 特許庁

In the electronic endoscope system where a CCD 13 is used to generate an NTSC interlaced scanned signal, a progressive resolution conversion circuit 27 reads odd number and even number field signals by using a clock signal with a doubled frequency and reads twice the same horizontal line data by using a clock signal whose frequency is multiplied by 4 to obtain a noninterlaced scanned progressive signal where 970 horizontal lines are densely arranged.例文帳に追加

ＣＣＤ１３を用いてＮＴＳＣ用のインターレース走査用信号を形成する電子内視鏡装置で、プログレッシブ解像度変換回路２７により、奇数及び偶数フィールド信号を２倍のクロック信号で読出し、その後４倍のクロック信号で同一水平ラインデータを２回読み出すことにより、９７０本の水平ラインを密に配置したノンインターレース走査のプログレッシブ信号を得る。 - 特許庁

A switch depression detecting circuit 12 checks whether the switch has been depressed, a counter circuit 14 is synchronized with a clock signal generated by a clock circuit 13 and counts a switch depression period detected by the detection circuit 12, and a reset signal generation circuit 16 outputs a reset signal to an on-vehicle system 15, when the counted value at that time reaches a fixed value.例文帳に追加

スイッチ１１が押下されているか否かをスイッチ押下検出回路１２で検出し、カウンタ回路１４がクロック回路１３で生成されたクロック信号に同期してスイッチ押下検出回路１２で検出されているスイッチ押下時間をカウントし、このときのカウント値が一定値に達すると車載システム１５に対しリセット信号生成回路１６からリセット信号を出力する。 - 特許庁

The development period of a data processing device (8) is shortened by allowing phase difference between the first clock signal and the second clock signal to be changeable by changing setting contents of the setting means of the delay time, and by dispensing with reflecting information on phase design in a total system including a peripheral circuit to design of hardware of an external device.例文帳に追加

上記遅延時間設定手段の設定内容の変更により、上記第１クロック信号と上記第２クロック信号との位相差の変更可能とし、周辺回路を含むトータルシステムでの位相設計情報を外部デバイスのハードウェア設計に反映させることを不要とすることで、データ処理装置（８）の開発期間の短縮を図る。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁

The computer system having an IEEE 1394 interface is provided with a physical layer IC 10 for connecting an IEEE 1394 cable, a LINK (link) layer IC 30 which is connected to the physical layer IC 10 to be an interface for a data signal, and a clock generation part 20 which supplies the physical layer IC 10 with a clock signal.例文帳に追加

本発明のＩＥＥＥ１３９４インタフェースを有するコンピュータシステムは、ＩＥＥＥ１３９４ケーブルを接続するための物理層ＩＣ１０と、物理層ＩＣ１０に接続され、データ信号のインタフェースとなるＬＩＮＫ（リンク）層ＩＣ３０と、ＣＰＵ４０と、システムコントローラ５０と、物理層ＩＣ１０にクロック信号を供給するクロック発生部２０と、を備えている。 - 特許庁

The latency control signal generating circuit 45 responds to a second clock leading by a prescribed phase difference for the system clock, samples the delayed information signal during a first logic state section, delays a sampled signal, and generates a latency control signal deciding the generation point of output data.例文帳に追加

レイテンシ制御信号発生回路４５は、前記システムクロックに対して所定の位相差だけ先んじる第２クロックに応答し、前記遅延された読出し情報信号を前記第２クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて出力データの発生時点を決定するレイテンシ制御信号を生じる。 - 特許庁

The method and system for network terminal clock synchronization includes: determining each round trip delay time from a master terminal to each slave terminal; and offsetting the clock of each slave terminal by an amount proportional to each determined round trip delay time such that the master terminal and each of the slave terminals have about the same point of reference in time.例文帳に追加

マスター端末からそれぞれのスレーブ端末までの各ラウンド・トリップ遅延時間を確定すること、および、マスター端末およびスレーブ端末のそれぞれが、時間上のほぼ同じ基準点を有するように、それぞれのスレーブ端末のクロックを、確定された各ラウンド・トリップ遅延時間に比例する量だけオフセットさせることを含む。 - 特許庁

A display control section 2 generating a sync signal for image display (horizontal sync signal 26, vertical sync signal 27) based on an input dot clock 22 received externally has a means for regulating the period of the sync signal for image display by using a system clock 21 which is utilized in a semiconductor integrated circuit device.例文帳に追加

外部から入力された入力ドットクロック２２に基づいて画像表示用同期信号（水平同期信号２６、垂直同期信号２７）を生成する表示制御部２を有し、その表示制御部２は、半導体集積回路装置で利用されるシステムクロック２１を用いて前記画像表示用同期信号の周期を調整する手段を有する。 - 特許庁

To provide a start-stop synchronized type data communication circuit with which a communication rate is automatically set in accordance with a start bit received from a communication opposite party, setting in a baud rate select register is enabled, even when the frequency of a system clock for calculating a baud rate clock is unrecognized and also a wide range of communication rate is supported.例文帳に追加

通信相手から受信するスタート・ビットに応じて、通信レートを自動設定することができ、またボーレート・クロックを算出するシステム・クロックの周波数が未知の場合においても、ボーレート・セレクト・レジスタへの設定が可能で、しかも広い範囲の通信レートをサポートできる調歩同期式データ通信回路を提供する。 - 特許庁

This signal processing system is provided with a processor for writing data processed based on a clock signal in a buffer for storing and outputting written data, and for changing the frequency of a clock signal to be supplied to the processor according to the data quantity held by the buffer.例文帳に追加

本発明による信号処理システムは、書き込まれたデータを保持して出力するバッファに対し、クロック信号に基づいて処理したデータを当該バッファに書き込むとともに、バッファが保持しているデータ量に応じて当該プロセッサに供給されるクロック信号の周波数を変更するプロセッサを備える。 - 特許庁

The vehicular failure diagnostic system has a first electronic control unit 1 and second electronic control units 2 connected for data transmission and reception via a communication line 3, in which the first electronic control unit has a clock 14 with a calendar function, and each second electronic control unit acquires and stores date/time data clocked by the clock via the communication line upon failure occurrence detection.例文帳に追加

車両用故障診断装置は、第１の電子制御装置（１）と第２の電子制御装置（２）とが通信ライン（３）を介してデータ授受可能に接続され、第１の電子制御装置はカレンダ機能付きの時計（１４）を有し、第２の電子制御装置の各々は、故障発生検出時、時計で計時された日時データを通信ラインを介して取得して記憶する。 - 特許庁

This actuator drive system includes an actuator driver that controls the drive state of the actuator by applying PWM modulation to a drive power supply, a switching power supply that supplies required drive power to the actuator driver, and a synchronizing means that synchronizes the PWM modulation clock of the actuator driver with the switching oscillation clock of the switching power supply.例文帳に追加

アクチュエーターの駆動状態をドライブ電源にＰＷＭ変調をかけて制御するアクチュエータードライバーと、該アクチュエータードライバーに対して必要なドライブ電源を供給するスイッチング電源と、該アクチュエータードライバーのＰＷＭ変調用クロックと該スイッチング電源のスイッチング発振クロックを同期させる同期手段とを備えることを特徴とする。 - 特許庁

The test module is configured to cause the clock input to be provided to the component at a first frequency, and the test module is configured to cause a first test to be performed on the component subsequent to the clock input being provided to the component at the first frequency and the operating system being booted.例文帳に追加

テストモジュールは、第１の周波数でクロック入力をコンポーネントに供給させるように構成され、またテストモジュールは、第１の周波数でクロック入力がコンポーネントに供給され、オペレーティングシステムが起動した後に、第１のテストをコンポーネントに対して実行させるように構成される。 - 特許庁

Also, the data reception shift clock (S201) is made a data transmission shift clock (S201), and serial data (S203) from a data transmission shift register 7 are transmitted by a transmission control circuit 5 by transmitting data with a duty cycle opposite to that in a communication system, whereby data with a normal duty cycle can be transmitted to a communication device on the other end.例文帳に追加

また、このデータ受信シフトクロック（Ｓ２０１）をデータ送信シフトクロック（Ｓ２０１）としてデータ送信シフトレジスタ７からのシリアルデータ（Ｓ２０３）を送信制御回路５で通信システム上とは逆のデューティ比をもったデータを送信することで、相手側通信装置に正常なデューティ比をもったデータを送信できる。 - 特許庁

The DSP is equipped with a start address register where a value is set and a comparing circuit which compares the start address register with an output address for outputting digital voice data; when those values match each other, the clock of the DSP is turned on and then even when the processor is applied to a different voice compression system or equipment, the power consumption can be reduced by optimum clock control through a simple circuit.例文帳に追加

ＤＳＰが値をセットする起動アドレスレジスタと、この起動アドレスレジスタとデジタル音声データを出力する出力アドレスを比較する比較回路を備え、これらの値が一致したときにＤＳＰのクロックをオンすることで、これまでと異なる音声圧縮方式や機器に対応する場合でも、簡単な回路で最適なクロック制御による消費電力の削減が可能である。 - 特許庁

The scope of the data to be synchronized with the system clock is determined according to the actual mounting and connection environment by acquiring arrival time of clock signals CK, CK# and a data strobe signal DQS transmitted with a memory of double data rate, by utilizing a reflected wave of a transmission line and calculating the scope of the data to be synchronized based on the acquired arrival time of the clock signals and the data strobe signal.例文帳に追加

ダブルデータレートのメモリとの間で伝送されるクロック信号ＣＫ、ＣＫ＃及びデータストローブ信号ＤＱＳの到達時間を伝送路の反射波を利用して取得し、取得したクロック信号及びデータストローブ信号の到達時間に基づいて同期化するデータの有効範囲を求めるようにして、実際の実装及び接続環境に応じてシステムクロックに同期化するデータの有効範囲を決定できるようにする。 - 特許庁

Each apparatus constituting a monitoring control system is provided, by a clock function comprising an arithmetic means for calculating an internal time TD by synthesizing a time signal synchronized with a reference time signal obtained from a reference clock 4 and an auxiliary time TA obtained by counting clock signals of a period of 1 mS, with the internal time by a unit of 1 mS in synchronism with the reference time signal TR.例文帳に追加

監視制御システムを構成する各装置に、基準時計４から得た基準時刻信号ＴＲと同期した時刻信号ＴＵと、１ｍＳ周期のクロック信号ＣＫをカウントして得た補助時刻ＴＡとを合成して内部時刻ＴＤを演算する演算手段から構成される時計機能により、前記基準時刻信号ＴＲに同期した１ｍＳ単位の内部時刻ＴＤを備えた監視制御システムを提供する。 - 特許庁

A strobe latch part 106 generates check data at the reception timing of each delayed strobe signal, and a system latch part 107 latches the check data latched in the strobe latch part 106, with a system clock s200.例文帳に追加

ストローブラッチ部１０６は、前記各遅延ストローブ信号の受信タイミングでチェック用データを生成し、システムラッチ部１０７は、ストローブラッチ部１０６でラッチされたチェック用データをシステムクロックｓ２００でラッチする。 - 特許庁

To provide a packet exchange device having a function for preventing over spec and reducing the power consumption of the entire device concerning the packet exchange device in a packet exchange network system and a method for controlling rate of system clock therefor.例文帳に追加

パケット交換ネットワークシステムにおけるパケット交換装置において、過剰スペックを防止し、装置全体の消費電力の低減を図る機能を有するパケット交換装置及びそのシステムクロックの速度制御方法を提供することを目的とする。 - 特許庁

The IMT/PDC BCCH control section 2 synchronizes a clock between the systems, the PDC radio system and the IMT radio system, and informs the BCCH transmission frequency of an adjacent cell and relative timing to the terminal side by the BCCH.例文帳に追加

ＩＭＴ／ＰＤＣ ＢＣＣＨ制御部２はＰＤＣ無線システム及びＩＭＴ無線システムのシステム間のクロック同期をとるとともに、ＢＣＣＨによって端末側に隣接セルのＢＣＣＨ送信周波数、相対タイミングを報知する。 - 特許庁

Since the time can be maintained for each preset channel by using the time of the slave clock 5 for an initial value of the spread code generator, the generator can generate a spreading code at the time coincident for each system even when the time of each system differs.例文帳に追加

このスレーブ時計５の時刻を拡散符号発生器の初期値として用いることにより、各プリセットチャネルごとに時刻を維持することができるため各系の時刻が異なっている場合でも各系に一致した時刻で拡散符号を発生できる。 - 特許庁

Afterwards, the personal computer 30 distributes the system time clocked by the system clock 40 through a master programmable controller 10 and a network 15 to programmable controllers 11, 12, and 13 for the control of producing facilities 21, 22, and 23.例文帳に追加

その後、パーソナルコンピュータ３０は、システムクロック４０が計時するシステム時間を、マスタプログラマブルコントローラ１０およびネットワーク１５を介して、生産設備２１，２２，２３の制御のためのプログラマブルコントローラ１１，１２，１３に配信する。 - 特許庁

Pieces of output data 39, 46 from a CIS interface 8 or a TV interface 3 to be the completion of the processing are transmitted to the logging device 13 by RMSenders 42, 49 and recorded in the system log file 20 together with the timestamp using the system clock.例文帳に追加

処理の終了となるＣＩＳインタフェイス８あるいはＴＶインタフェイス３からの出力データ３９，４６をＲＭＳｅｎｄｅｒ４２，４９によりロギングデバイス１３に送付し、そのシステムクロックを用いたタイムスタンプとともにシステムログファイル２０に記録する。 - 特許庁