「圧電半導体」に関連した英語例文の一覧と使い方(136ページ目) - Weblio英語例文検索

本発明の帰還回路は、半導体装置に用いる帰還回路であって、信号入力端子に２以上の負荷を直列に接続して成り、上記複数の負荷の内の少なくとも１つの負荷にトランジスタを採用し、当該採用するトランジスタの内の少なくとも１つのトランジスタにゲート電圧調整回路を備え、所定の負荷同士の接続点から帰還信号を出力することを特徴とする。例文帳に追加

This feedback circuit to be used for a semiconductor device is constituted by serially connecting two or more loads to a signal input terminal, and a transistor is adopted to at least one of those loads, and a gate voltage adjusting circuit is assigned to at least one of those adopted transistors, and a feedback signal is outputted from the connection of the prescribed loads. - 特許庁

本発明は、半導体基板に形成されたインダクタ素子及びその製造方法に関し、特に携帯情報通信機器や無線ＬＡＮ（Local Area Network）等に用いられる高周波モジュールや電圧変換モジュールに適用され、小型化できると共に、抵抗損失の増加を抑制することのできるインダクタ素子及びその製造方法を提供することを課題とする。例文帳に追加

To provide an inductor element formed on a semiconductor substrate, which is applicable in particular to a high-frequency module or a voltage conversion module used for a portable information communication device, wireless LAN (local area network), or the like, can be miniaturized and suppress an increase in resistance loss, and to provide a manufacturing method thereof. - 特許庁

半導体装置のＮＰＮトランジスタにおいて、コレクタ導出領域となるＮ^+型拡散領域と第１エピタキシャル層と第２エピタキシャル層との間に形成されるＮ^+型付加埋め込み層とを確実に連結させることで、ＮＰＮトランジスタにおけるコレクタ−エミッタ間飽和電圧を低減させることを目的とする。例文帳に追加

To lower the collector-emitter saturation voltage for an NPN transistor of a semiconductor device by surely connecting an N+ diffusion area as a collector lead-out region to an N+ additional embedded layer formed between 1st and 2nd epitaxial layers. - 特許庁

ＬＣＤドライバを試験する半導体試験装置において、ＬＣＤドライバの出力ピンとステップ電圧毎にデータを格納するアドレスの番地をあらかじめ指定したメモリマップを設け、試験データのピンとステップの取り込み順に関係無く、該メモリマップの対応するアドレスの番地に格納する。例文帳に追加

The semiconductor testing apparatus for testing an LCD driver comprises a memory map for previously designating an address for storing the data at each output pin and step voltage of the LCD driver to store the data in the address corresponding to the memory map irrespective of the capturing order of the pins and the steps of the test data. - 特許庁

ｎ本のグローバルワードライン、グローバルワードラインのそれぞれに対応するｍ本のサブワードライン、及び前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答してサブワードラインの電圧レベルを制御するワードライン駆動回路を備える半導体メモリ装置である。例文帳に追加

The semiconductor memory device is equipped with; n lines of global word line; m lines of sub-word line corresponding to each global word line; and a word line driving circuit which controls a voltage level of sub-word line responding to the logical level of the global word line and inputted address signal. - 特許庁

本発明による半導体装置は、制御対象回路１０に含まれる第１のトランジスタＰ１に対応して形成される第１のレプリカトランジスタＰ２と、第１のトランジスタＰ１に第１の基板バイアス電圧Ｖ_ｂ１を供給し、制御対象回路１０におけるインピーダンスを制御する第１の基板バイアス制御回路２０とを具備する。例文帳に追加

A semiconductor device according to the present invention includes a first replica transistor P2 formed according to a first transistor P1 included in a circuit 10 to be controlled and a first substrate bias control circuit 20 which supplies a first substrate bias voltage V_b1 to the first transistor P1 to control the impedance of the circuit 10 to be controlled. - 特許庁

バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit which evaluates a PLL circuit, by applying stress to each operated component circuit in the frequency range used usually without changing the characteristics of analog circuits such as voltage controlled oscillator into low frequency, even when a reference clock signal 3 of low frequency is inputted as in the case of a burn-in test. - 特許庁

フリーホイーリングダイオードが逆極性で並列接続された半導体スイッチング素子に並列接続され、スナバ抵抗器とスナバコンデンサの直列接続体からなるスナバダイオ—ドを有しないスナバ回路において、フリーホイーリングダイオードの逆回復時に発生する過大な電圧を抑制するためのＤＦ抵抗器をスナバ抵抗器に並列接続する。例文帳に追加

This snubber circuit is parallel connected to the semiconductor switching element to which the free wheel diode is parallel connected in reversed polarity, and does not include a snubber diode consisting of a series connected body of a snubber resistor and a snubber capacitor, wherein a DF resistor for suppressing excessive voltage generated at the reverse recovery of the free wheeling diode is parallel connected to the snubber resistor. - 特許庁

これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子ＤＱから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。例文帳に追加

Accordingly, during the test in a wafer state, even if clock terminal, address terminal, and command terminal are commonly connected among the plurality of semiconductor storage devices, since the clock signal can be received from the data input/output terminal DQ, a code for performing fine adjustment of the reference voltage in a pseudo-manner can be supplied by chips. - 特許庁

テープキャリアパッケージのインナーリードボンディング工程においてボンディングツールとテープキャリア基板の密着力が発生し、この密着力により熱圧着接合後のボンディングツール上昇時にテープキャリア基板も上昇し、半導体素子上バンプ電極とテープキャリア上インナーリードの接合界面に剥がし力が働き、接合界面の剥離不良が発生するという課題がある例文帳に追加

To provide a manufacturing method of a semiconductor device for reducing peeling fails at a junction section due to the rise of a bonding tool, and to provide the semiconductor device. - 特許庁

絶縁ゲート型半導体装置において、オン電圧の低減を可能としつつ、スイッチング時の残留キャリアによる破壊を防止することが可能な素子構造および特にターンオフ時におけるチップ周辺領域での残留キャリアの排出を促し、遮断耐量を高めることのできる素子構造を提供する。例文帳に追加

To provide an insulated gate semiconductor apparatus wherein one device structure prevents breakdown due to residual carriers upon switching while capable of lowering the on-voltage, and the other device structure increases breaking capacity, by accelerating the discharge of residual carriers in the vicinity of the chip especially upon turnoff. - 特許庁

本発明は、埋め込み配線が形成されている層間絶縁膜の誘電率等を変化させること無く、また当該層間絶縁膜にダメージを与えること無く、拡散防止膜の圧縮応力を緩和することができ、さらには、当該層間絶縁膜の硬度および弾性率を増加させることができる、半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device capable of mitigating compression stress in a diffusion preventing film without neither changing the dielectric constant, etc., of an inter-layer insulation film with embedded wiring formed therein, nor giving damage to the inter-layer insulation film, and increasing hardness and elastic modulus in the inter-layer insulation film. - 特許庁

出力用トランジスタとしてヘテロ接合バイポーラ・トランジスタを用いたＲＦモジュールのような半導体集積回路において、出力端子に高電圧が印加されたりインピーダンスが急に変化したとしても出力用トランジスタのエミッタ・コレクタ間の接合が破壊されるのを防止できるようにする。例文帳に追加

To protect a junction between the emitter and collector of an output transistor against damage even if a high voltage is applied to an output terminal or an integrated circuit changes abruptly in impedance in a semiconductor integrated circuit such as an RF module where hetero-junction bipolar transistors are used as output transistors. - 特許庁

ＦＰＤ駆動パッケージのように、回路幅及び回路間隔が狭く、高電圧で駆動する回路を備えたＣＯＦ形式の半導体装置において特に問題となる、高温高湿下で生じるマイグレーションによる絶縁性の低下を抑制することができるＣＯＦ用液状エポキシ樹脂組成物を提供することを目的とする。例文帳に追加

To provide a liquid state epoxy resin for a COF (chip-on film) capable of inhibiting the reduction of insulation property caused by a migration occurring under a high temperature and high humidity and especially becoming a problem in the COF type semiconductor device having a narrow circuit width and circuit interval and equipped with a circuit driven by a high electric voltage such as a FPD (flat panel display)-driving package. - 特許庁

このような半導体集積回路装置１の減電圧検出回路６をテストするとき、テスト信号がテスト信号入力端子８に入力されて、Ｈｉのテスト信号Ｔ１及びＬｏｗのテスト信号Ｔ２が測定結果出力回路１１に入力され、信号Ｌ１，Ｌ２が測定結果出力回路１１で論理演算されて時系列的にモニター端子９より出力される。例文帳に追加

When this voltage reduction detection circuit 6 is tested, a test signal is inputted into a test signal input terminal 8, a test signal T1 for Hi and a test signal T2 for Low are inputted into the measurement result output circuit 11, and the signals L1, L2 are logically computed in the measurement result output circuit 11 and are outputted from the monitor terminal 9 in time series. - 特許庁

酸素ドープ処理されたゲート絶縁膜、熱処理による脱水化または脱水素化処理された酸化物半導体膜を有するトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減できており、信頼性の高いトランジスタとすることができる。例文帳に追加

A transistor having a gate insulation film on which the oxygen dope processing is performed, and an oxide semiconductor film on which dehydration by heat treatment or dehydrogenation treatment is performed can reduce an amount of change of a threshold voltage of the transistor even before and after a bias-thermal stress test (BT test), and can be highly reliable. - 特許庁

複数のしきい値を設定して１つのメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置において、消去レベルから遠いしきい値のメモリセルへの書込みから開始して順次しきい値が近いメモリセルへの書込みを行ない、書込み後にメモリセルのしきい値が所定の電圧範囲に入っているかベリファイの判定を行なうようにした。例文帳に追加

It is verified whether a threshold value of the memory cell is within the prescribed voltage range or not after writing. - 特許庁

チップ６を基板４に熱圧着する半導体部品の熱圧着装置において、熱圧着ヘッド１６を、電気的に接地された導電性の昇降ブロック２０に設けられ交流電圧を印加することにより発熱するセラミックヒータ２３に保持ツール１２を着脱自在に装着するとともに、昇降ブロック２０と導電コード２８を介して導通状態にある導電バネ部材２７を保持ツール１２に接触させることにより、保持ツール１２を常に電気的に接地された状態とする。例文帳に追加

In the thermocompression bonding device of the semiconductor component for thermocompression-bonding a chip 6 with a substrate 4, a thermocompression bonding head 16 is constituted such that the holding tool 12 is detachably mounted on a ceramic heater 23 provided on an electrically grounded conductive liftable block 20 and generating heat by applying AC voltage. - 特許庁

インバータ部４を構成する半導体スイッチング素子をオン／オフ制御するスイッチング信号としてのパルス幅変調信号を演算、出力する制御部６に、３相の相電圧指令値の内２相が飽和した場合、または３相の相電圧指令値の内１相が飽和し、かつ３相の相電圧指令値の最大値と最小値との差が前記直流電力の直流電圧値よりも大きい場合に、仮想中性点電位を移動させ飽和した２相の飽和量が等しくなるように補正する補正回路８を備えた。例文帳に追加

The compensation circuit 8 compensates for the saturation quantities of two phases which are saturated by moving the virtual neutral point potential to be equal when two of the three phase voltage command values are saturated or when one of the three phase voltage command values is saturated and a difference between the maximum value and the minimum value of the three phase voltage command values is larger than a DC voltage value of DC power. - 特許庁

更に、半導体集積回路装置は、電源起動時において、第１の内部電源発生回路を起動して第２の領域を所定の電位にクランプしながら第１の領域を正の内部電源電位より高いオーバードライブ電位に駆動し、その後、第２の領域のクランプ状態を解除して第１の領域をオーバードライブ電位から正の内部電源電位に向かって降圧して、容量のカップリングにより第２の領域を負の電位に降圧する電源シーケンサを有する。例文帳に追加

Further, the semiconductor integrated circuit device has a power source sequencer for starting the first internal power source generation circuit to drive the first region to overdrive potential higher than positive internal power source potential while clamping the second region to prescribed potential, subsequently releasing the clamped state of the second region to step down the first region from the overdrive potential toward positive internal power source potential and stepping down the second region to negative potential by capacity coupling. - 特許庁

半導体リレー装置は、入力信号に応答して光信号を出力するＬＥＤ１と、このＬＥＤ１からの光信号を受光して所定電圧を発生するフォトダイオードアレイ２と、この所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備え、充放電制御回路３と出力ＭＯＳＦＥＴ４のゲート間に容量Ｃ１を直列接続する。例文帳に追加

The semiconductor relay device comprises an LED 1 for outputting a light signal in response to an input signal; a photodiode array 2 for generating a prescribed voltage by receiving the light signal from the LED 1; a charge/discharge control circuit 3 for controlling the charge/discharge of the prescribed voltage; and an output MOSFET 4 that is turned on/off by a control voltage from the charge/discharge control circuit 3. - 特許庁

半導体集積回路は、第１ソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極を有し、異なる閾値電圧を持つ事が可能な不揮発性記憶素子（ＰＭ１，ＰＭ２）と、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つ事が可能な読み出しトランジスタ素子（Ｄｍ１，ＤＭ２）とを有する。例文帳に追加

The semiconductor integrated circuit comprises nonvolatile memory elements (PM1, PM2) which have first electrodes, first drain electrodes, floating gate electrodes and control gate electrodes and can have different threshold voltages, and read transistor elements DM1, DM2 which have second source electrodes and second drain electrodes, use the floating gate electrodes as gate electrodes and can have different mutual conductances, according to the threshold voltages of the nonvolatile memory elements. - 特許庁

電動機５を駆動する交流電圧を出力するインバータ主回路部２と、センサを用いずにインバータ制御におけるパルス巾変調制御のデッドタイムに電流位相を検出する電流位相検出回路部４と、検出した電流位相から回転子の位置を知り、電動機５を駆動する電圧生成のためのパルス巾変調波形をインバータ主回路部２に出力するインバータ制御回路部３とを備え、インバータ主回路部２とインバータ制御回路部３と電流位相検出回路部４を半導体片に集積する。例文帳に追加

The inverter main circuit portion 2, the inverter controlling circuit portion 3, and the current-phase sensing circuit portion 4 are integrated into the semiconductor chip 1. - 特許庁

第１のゲート配線に接続する第１のゲート電極および第１の閾値電圧を有する第１のスイッチング素子と、前記第１の閾値電圧よりも絶対値が大きい第２の閾値電圧を有し、第１のゲート配線の単位長さあたりの抵抗よりも大きい抵抗を有する第２のゲート配線に接続する第２のゲート電極を有する第２のスイッチング素子と、を備えたことを特徴とする半導体装置が提供される。例文帳に追加

Provided is the semiconductor device which comprises a first switching element having a first gate electrode connected to first gate wiring and a first threshold voltage and a second switching element having a second gate electrode and a second threshold voltage whose absolute value is larger than that of the first threshold voltage where the second gate electrode is connected to a second gate wiring whose resistance per unit length is higher than that of the first gate wiring. - 特許庁

本発明の一実施形態に係る半導体装置は、所定の基板電位を生成する基板電位ジェネレータ回路２、リセット期間において基板バイアス対象回路１の基板を電源に接続するとともに、リセット期間後において基板を基板電位ジェネレータ回路２にノードＶＢＧＰ，ＶＢＧＮを介して接続するパワーオンリセット手段、所定の電圧を生成する電圧生成回路６を備えて構成される。例文帳に追加

The semiconductor device relating to one embodiment includes a substrate potential generator circuit 2 for generating a prescribed substrate potential, a power-on reset means for connecting the substrate of the substrate bias object circuit 1 to a power source in a reset period and connecting the substrate to the substrate potential generator circuit 2 through nodes VBGP and VBGN after the reset period, and a voltage generation circuit 6 for generating a prescribed voltage. - 特許庁

半導体チップを基板に接続してなる電子部品の製造方法において、ボンディング工程の前処理として、大気圧近傍の圧力下、対向する一対の電極の少なくとも一方の対向面に固体誘電体を設置し、当該一対の対向電極間に処理ガスを導入してパルス状の電界を印加することにより得られるプラズマで基板を接触処理することを特徴とする電子部品の製造方法。例文帳に追加

In the method of manufacturing an electronic component with a semiconductor chip connected to a substrate, a pretreatment prior to die bonding step, comprises installing a solid dielectric on at least one opposed surface of a pair of opposed electrodes under near the atmospheric pressure, introducing a process gas between the pair of opposed electrodes, applying a pulse-like electric field to obtain a plasma, and contacting the plasma with the substrate. - 特許庁

ＣＭＯＳと、前記ＣＭＯＳを構成するトランジスタよりも高耐圧の第１のトランジスタと、が形成された半導体基板をコレクタとして有する第２のトランジスタと、前記第２のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第２のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。例文帳に追加

There is provided the electrostatic surge protection circuit which is characterized by comprising: a CMOS; a second transistor which has a semiconductor substrate in which the CMOS and a first transistor of a higher breakdown voltage than those of transistors constituting the CMOS are formed as a collector; and a Zener diode which is connected between a base of the second transistor and the collector, breaks down at an overvoltage, and clamps an emitter-collector voltage of the second transistor. - 特許庁

ある電圧に固定されたＶＤＤ端子と、プログラム電圧端子と、セカンドブレークダウンによってソース−ドレイン間を短絡するＮ型ＭＯＳトランジスタと、そのＮ型ＭＯＳトランジスタに直列に接続したヒューズ素子と、Ｎ型ＭＯＳトランジスタをセカンドブレークダウンさせるために必要なゲート電圧を発生させるためのインバータ回路を有する半導体不揮発性記憶装置と、２段階の書き込み方法により製造工程数とチップ占有面積の増大によるコストアップの問題を解決することが可能である。例文帳に追加

Thereby, the problem of cost-increase caused by increasing the number of manufacturing processes and chip occupancy area can be solved by a write-in method of two steps. - 特許庁

半導体試験装置１００では、信号発生部１１０により発生させ、伝送経路１２０を通じて伝送された信号の電圧値を第１および第２の測定回路１３０、１４０により伝送経路１２０を通じて伝送された信号の電圧値を測定する処理を行い、校正内容判定回路１５０によりこれらの各信号の電圧値のデータを比較し所定の閾値以上に乖離しているか否かを判定する処理を行う。例文帳に追加

The semiconductor testing apparatus 100 measures the voltage value of the signal that is generated by a signal generating section 110 and transmitted through the transmission path 120 with first and second measuring circuits 130 and 140, and compares the data of voltage values of the respective signals and determines whether it is diverged by a predetermined threshold or more with a calibration content determining circuit 150. - 特許庁

ニッケルを主成分とし無水硼酸、酸化リチュウム、酸化ナトリウム系のガラス化合物を添加した電極ペーストを用いて内部電極層４を形成し、誘電体セラミック層２に印刷し、積層し加熱しながら加圧、圧着することで前記誘電体セラミック層２の均質な焼結を促進し、電気的特性のバラツキが少なく耐候性の優れた粒界絶縁型積層半導体コンデンサ１が得られる。例文帳に追加

This semiconductor capacitor 1 with reduced variance in electrical properties and high weatherability is obtained by the following process: an internal electrode layer 4 is made by using an electrode paste predominant in nickel and incorporated with a glass compound based on boric anhydride, lithium oxide and sodium oxide, and printed and laminated on a dielectric ceramic layer 2 followed by pressure contact bonding under heating to promote the uniform sintering of the dielectric ceramic layer 2. - 特許庁

書込み、消去、及び読み出しの各動作においてそれぞれ所定電圧が供給されるコントロールゲート電極及びメモリゲート電極を含む不揮発性メモリセル（ｍｍ０〜ｍｍ１５）が形成された半導体記憶装置において、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記コントロールゲート電極と上記メモリゲート電極との間のカップリングによりメモリゲート電極の電位を上げることでメモリセルからの読出し電流を増大させるための制御回路を設ける。例文帳に追加

The semiconductor memory device where nonvolatile memory cells (mm0 to mm15) including control gate and memory gate electrodes to which predetermined voltages are supplied in writing, erasing and reading operations are formed, is provided with a control circuit for increasing reading currents from the memory cells by increasing the potential of the memory gate electrode by coupling the control gate and memory gate electrodes when data are read from the nonvolatile memory cells. - 特許庁

本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。例文帳に追加

A method for programming the semiconductor memory device includes the steps of: charging at least one inhibit string channel connected to a program bit line among a plurality of bit lines and at least one channel among inhibit strings connected to an inhibit bit line, to a precharge voltage supplied to a common source line; and boosting the precharged channel by supplying a word line voltage to a plurality of cell strings. - 特許庁

シリコン基板１０１にシリコン酸化膜で素子分離領域（ＳＴＩ）１０８を形成し、このＳＴＩ１０８で区画される素子形成領域にしきい値電圧調整のための不純物を導入し、かつ前記素子形成領域内にチャネル領域を有するＭＯＳトランジスタを形成する工程を含む半導体装置の製造方法において、前記ＭＯＳトランジスタのチャネル領域の素子分離領域との境界領域に、しきい値電圧調整のための不純物と同一導電型の不純物（ボロン）を注入してボロン注入層１０５を形成する。例文帳に追加

An impurity (boron), which is of the same conductivity type as the impurity used for adjusting the threshold voltage, is implanted into the boundary region between the channel region of the MOS transistor and the isolation region, so as to form a boron-implantated layer 105. - 特許庁

強誘電メモリ効果を有するメモリセルＭＣ、行線路ＷＬ１…、列線路ＢＬ１…を有しているメモリセルフィールドを備え、メモリセルは１つの列線路と充電線路ＰＬ１との間に介挿され、列線路は出力信号Ｓ２１が取り出される読み出し増幅器２に接続され、充電線路はこれを電位Ｖ１，ＧＮＤに接続するドライバ回路３に接続され、列線路および充電線路は活性または非活性作動モードを有している集積半導体メモリを、障害電圧によりメモリ内容が変更されないようにする。例文帳に追加

To prevent change of memory contents caused by faulty voltage by connecting a column line and a charging line to a connection terminal 22 of a common power feeding potential GND in a non-active operation mode and in a common read-out amplifier or a driver circuit. - 特許庁

少なくとも基板上にゲート電極、ソース電極及びドレイン電極の３端子、絶縁体層並びに有機半導体層が設けられ、ソース−ドレイン間電流をゲート電極に電圧を印加することによって制御する有機薄膜トランジスタを作製する方法であって、該絶縁体層の形成工程がフッ素ポリマーの気相成膜を含むことを特徴とする有機薄膜トランジスタの製造方法及び該方法で製造されてなる有機薄膜トランジスタ。例文帳に追加

In a method for manufacturing the organic thin film transistor wherein at least three terminals, namely a gate electrode, a source electrode and a drain electrode, an insulating layer and an organic semiconductor layer are formed on a substrate and the source-drain current is controlled by applying a voltage to the gate electrode, an insulating layer-forming step includes vapor phase film deposition of a fluorine polymer. - 特許庁

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。例文帳に追加

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set. - 特許庁

筐体アンテナ励振用エレメント１５と、該筐体アンテナ励振用エレメント１５に近接して配置された複数個の無給電素子４と、を有する小型無線通信機器において、前記無給電素子４に対して、該無給電素子４と筐体アンテナ励振用エレメント１５を半導体素子１１を介して電圧を印加して電気的接続をオン／オフしてアンテナの指向性を変えることができるように構成される。例文帳に追加

In the compact radio communication equipment which has an element 15 for housing antenna excitation, and a plurality of parasitic elements 4 disposed closely to the element 15 for housing antenna excitation, the parasitic elements 4 and the element 15 for housing antenna excitation are configured to change the directivity of an antenna by turning on/off an electric connection by applying a voltage through a semiconductor element 11 for the parasitic elements 4. - 特許庁

光電変換素子と、ＰＮ接合のダイオード特性を用いて前記光電変換素子からの信号を対数に比例した電圧に変換する対数変換部とを備えた光電変換装置において、前記対数変換部のＰＮ接合をバイボーラトランジスタのエミッタ、ベース、コレクタの内のいずれか２つの端子により形成し、残り一つの端子が半導体基板に接続されている事を特徴とする光電変換装置を提供する。例文帳に追加

The photoelectric converting device equipped with a photoelectric converting element and a logarithmic conversion part which converts a signal from the photoelectric converting element into a voltage proportional to a logarithm by using a diode characteristic of a PN junction is characterized in that the PN junction of the logarithmic conversion part is formed of two terminals among the emitter, base, and collector of a bipolar transistor and the remaining one terminal is connected to a semiconductor substrate. - 特許庁

基板１−０と、圧電性を有する半導体材料からなる伝搬層１−１と、伝搬層１−１の表面に局所的に形成される一組ないしそれ以上の櫛形電極１−３、１−４と、伝搬層１−１の表面に局所的に形成されるゲート電極１−６からなり、上記ゲート電極１−６が櫛形電極１−３、１−４から放射され伝搬層を伝搬する表面弾性波の伝搬領域１−５の外部に形成される構成とする。例文帳に追加

The gate electrode 1-6 is formed in the exterior of the propagation region 1-5 of the surface acoustic wave which is emitted from the comb type electrodes 1-3 and 1-4, and propagated in the propagation layer. - 特許庁

発光色が異なる２つの半導体発光素子が互いに逆極性となるように並列接続されて内蔵されている２色ＬＥＤランプ（１）が２個以上直列接続されたＬＥＤ連結回路（２）と電流をオンオフ制御するスイッチ素子（３）が直列接続されたＬＥＤ点灯回路が少なくとも２回路以上並列接続されて成るＬＥＤ発光部と、ＬＥＤ発光部に所定の点灯周波数の交流電力を供給する交流電源部（４）と、交流電源部（４）の電圧が所定の極性となっている時にのみスイッチ素子（３）を選択的にオンさせる位相制御回路（５）を備え、さらにＬＥＤ連結回路（２）は透明または半透明のチューブに内蔵する。例文帳に追加

Further, the LED connection circuit 2 is built in a transparent or semitransparent tube. - 特許庁

基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、データ入出力パッドのターミネーション抵抗値は、キャリブレーション端子の抵抗値より大きい半導体装置である。例文帳に追加

The semiconductor device includes: a calibration circuit for generating calibration codes in response to a reference voltage and a voltage of a calibration terminal connected to an external resistor; and an ODT device for controlling a termination resistance value of a data input/output pad in response to the calibration codes and an ODT control signal, wherein the termination resistance value of the data input/output pad is greater than a resistance value of the calibration terminal. - 特許庁

本発明の電圧駆動型パワー素子は、半導体基板２の表面に設けられた複数のセルブロック８を備え、これら複数のセルブロック８毎にそれぞれ複数のゲートパッド９を設け、前記複数のセルブロック８毎にそれぞれ複数の主エミッタ電極１０を設け、そして、前記複数のセルブロック８毎にそれぞれ設けられ前記複数の主エミッタ電極１０とカレントミラーを構成する複数の従エミッタ電極１１を備えて構成されたものである。例文帳に追加

This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, and provided with gate pads 9 by the cell blocks 8, and provided with main emitter electrodes 10 by cell blocks 8, and equipped with subordinate emitter electrodes 11 constituting current mirrors with the master emitter electrodes 10 provided by the cell blocks 8. - 特許庁

複数チャンネルの電源供給部よりなるＤＰＳユニットからプローブカードを介してデバイスユニットに実装されるＤＵＴに所定の電源を供給するように構成された半導体検査装置において、前記ＤＰＳユニットに、各電源供給部の出力電圧をＤＵＴに供給する出力リレーとＤＵＴ以外の他の系統に供給する別出力リレーを設けたことを特徴とするもの。例文帳に追加

In this semiconductor inspection device constituted so that a prescribed power source is supplied from a DPS unit comprising the power supply part having a plurality of channels to a DUT mounted on a device unit through a probe card, the DPS unit is provided with an output relay for supplying an output voltage from each power supply part to the DUT, and with another output relay for supplying it to other systems other than the DUT. - 特許庁

本発明の電圧駆動型パワー素子は、半導体基板２の表面に設けられた複数のセルブロック８を備え、これら複数のセルブロック８毎にそれぞれ設けられた複数のゲートパッド９を備え、複数のセルブロック８毎にそれぞれ設けられた複数の主エミッタ電極１０を備え、複数のセルブロック８の中の１つのセルブロック８に設けられ前記主エミッタ電極１０とカレントミラーを構成するものであってユニットセルの個数が異なる２個の従エミッタ電極１１、１２を備えるように構成したものである。例文帳に追加

This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, gate pads 9 provided by the cell blocks 8, main emitter electrodes 10 provided by cell blocks 8, and two subordinate emitter electrodes 11 and 12, which are provided to one of the cell blocks 8 to constitute current mirrors with the main emitter electrodes 10 and differing in the number of unit cells. - 特許庁

スイッチング素子としてハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとを有する同期整流型のスイッチング電源を制御する半導体集積回路をサージ電圧から保護する保護回路を、端子Ｖｓｗと端子Ｖｂｏｏｔ間にｍ段（ｍは整数）に直列接続されたツェナーダイオードにより構成される第１クランプ回路を接続し、端子Ｖｂｏｏｔと端子Ｖｒｅｇ間にｎ段（ｎは整数）に直列接続された第２クランプ回路を接続し、端子Ｖｒｅｇと基準電位ＧＮＤ間にｍ段に直列接続されたツェナーダイオードにより構成される第３クランプ回路を接続する構成とした。例文帳に追加

A protection circuit protects a semiconductor integrated circuit that controls a synchronous rectification switching power supply having a high-side MOSFET and a low-side MOSFET as switching elements from a surge voltage. - 特許庁