「CHIP LEVEL」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The amount of suction/discharge of a specimen in the nozzle chip is successively calculated from suction/discharge pressure and the amount of volume change in a dispensing head space, and a liquid level position is calculated from the shape of the nozzle chip and that of a specimen vessel and from the amount of suction/discharge calculated from the amount of pressure/volume change.例文帳に追加

ノズルチップ内の検体吸引量，吐出量を吸引・吐出圧と分注ヘッド部空間の体積変化量から逐次計算し、ノズルチップ形状と検体容器の形状と、圧力と体積変化量から計算した吸引量，吐出量から液面位置を計算する。 - 特許庁

To provide a semiconductor device with which the wiring on a wiring board can be reduced, a TFT chip can be miniaturized, the electric resistance between the TFT chip and a pixel electrode can be suppressed to a lower level, a substrate conjugate, a method for manufacturing the substrate conjugate, an optoelectronic apparatus, and electronic equipment.例文帳に追加

配線基板上の配線を少なくすることができ、ＴＦＴチップを小型化することができ、ＴＦＴチップと画素電極との電気抵抗を低く抑えることができる半導体素子、基板接合体、基板接合体の製造方法、電気光学装置及び電子機器を提供すること。 - 特許庁

Also, two die packages have a first die attached to the same surface as the second level interconnect structures and connected using flip chip interconnection, and a second die 44 connected to the opposite surface of the substrate and interconnected either by wire bonding or by flip chip interconnection.例文帳に追加

また、２つのダイパッケージは、第２レベルの相互接続構造と同じ平面に取り付けられ、フリップチップ相互接続を用いて接続された第１のダイと、前記基板の反対側の表面に接続され、ワイヤボンディング又はフリップチップ相互接続の何れかによって接続された第２のダイ４４とを備える。 - 特許庁

The control/electric source 4 for generating high voltage, a capacitor 15 to be charged by the high voltage, a discharge chip 6 for impressing charges accumulated in the capacitor 15 on the testing object, a switch 16 for connection with discharge chip 6 while switching capacitor 15 and grand level.例文帳に追加

高電圧を発生するコントロール／電源４と、この高電圧によって充電するコンデンサー１５と、このコンデンサー１５に蓄積された電荷を被験体７に印加する放電チップ７と、放電チップ６をコンデンサー１６またはグランドレベルに切り換え接続するスイッチ１６を設けている。 - 特許庁

Purpose of this invention is realized by utilizing an on-chip boosted voltage level which is utilized generally in an integrated circuit storage device supplying voltage to a control signal given to a single N channel transistor pass gate, instead of conventional power source voltage level Vcc.例文帳に追加

従来の電源電圧レベルＶ_ccの代わりに、単一Ｎチャネルトランジスタパスゲートに与えられる制御信号に電圧を供給する、一般的には集積回路記憶装置で利用可能なオンチップ昇圧電圧レベルを利用することにより、この発明の目的が実現される。 - 特許庁

To do so, the level difference absorbing layer is formed around the entire circumference of the inner electrode layer in single-chip regions 43a-43d on at least one unit sheet, and in addition, at least one binder removal gas slit 45 is provided around the inner electrode layer on the level difference absorbing layer.例文帳に追加

その際、少なくとも一つの単位シートにおいて、段差吸収層を、一チップ領域４３ａ〜４３ｄでみて内部電極層の全周に形成し、且つ、その段差吸収層には、内部電極層の周囲に脱バイガススリット４５が少なくとも一つ設けられているようにする。 - 特許庁

The address signal DAD for data transfer is configured of an address signal DADL for data transfer, corresponding to a lower level address(address signal ADL from a CPU 1) and an address signal DADU for data transfer corresponding to a higher level address(chip selection signal CS2 from the CPU 1).例文帳に追加

データ転送用アドレス信号ＤＡＤは、下位アドレス（ＣＰＵ１からのアドレス信号ＡＤＬ）に対応するデータ転送用アドレス信号ＤＡＤＬ、及び上位アドレス（ＣＰＵ１からのチップ選択信号ＣＳ２）に対応するデータ転送用アドレス信号ＤＡＤＵで構成される。 - 特許庁

A synchronizing signal adjusting circuit is disposed in an input stage of the decoder to eliminate fluctuation in the synchronizing level of the endoscope due to an individual difference even if using a clamp of a sink chip and to fix the synchronizing signal level of the decoder input luminance signal to a specific value.例文帳に追加

同期信号調整回路をデコーダの入力段に配置することにより、シンクチップによるクランプを用いても、内視鏡の個体差による同期信号レベルのばらつきをなくし、デコーダ入力輝度信号の同期信号レベルを特定の値に一定に保つことができる。 - 特許庁

The system has a connection to a power supply or a ground for confirmation of a reference level at one of a transmission end of a termination end of the line at the outside the chip but has no connection to the power supply or the ground at the other termination or transmission end than that at which the reference level is confirmed.例文帳に追加

上記チップ外線路の送端または終端側の一方で基準電位を確認するため電源またはグランドへの接続を有するが、該基準電位を確認した送端または終端側の反対側の終端または送端では電源またはグランドへの接続を有さない。 - 特許庁

To execute a wafer-level burn-in test even if a semiconductor integrated circuit has a plurality of built-in analog circuits while reducing the input terminal number necessary for input of test signal without increase in chip size.例文帳に追加

チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施できるようにする。 - 特許庁

To provide a boosting circuit, in which a boosting efficiency is enhanced without increasing a chip area, and a time required for reaching a desired boosting voltage different in a voltage level and current ability is shortened.例文帳に追加

チップ面積の増大なく昇圧効率を向上させ、電圧レベルおよび電流能力が異なる所望の昇圧電圧までの到達時間を短縮した昇圧回路を提供する。 - 特許庁

To accurately detect variation of a component of hot metal stored in a vessel, such as, a convertor or pot online even if the level of incidence light from a lance chip largely varies according to a disturbance factor.例文帳に追加

ランス先端からの入射光のレベルが外乱要因により大きく変動したとしても、転炉や鍋等の容器内に収容された溶銑の成分の変化をオンラインで精度よく検出する。 - 特許庁

To provide a function-enhanced chip-level linear space-time equalizer for multiple-input-multiple-output (MIMO) multicode CDMA systems reusing same spreading codes in different transmission antennas.例文帳に追加

異なる送信アンテナにおいて同じ拡散符号を再使用する複数入力複数出力（ＭＩＭＯ）マルチコードＣＤＭＡシステムのための機能強化されたチップレベルリニアスペースタイムイコライザーを提供する。 - 特許庁

Also, when timing at which refreshing is to be started arrives, making a timer as trigger, the internal chip select-signal CSI is made an H level, and ground is supplied to the internal voltage drop circuit 3 and the boosting circuit 4.例文帳に追加

また、タイマーをトリガーとしてリフレッシュが起動されるべきタイミングが到来すると、内部チップセレクト信号ＣＳＩをＨレベルとし、内部降圧回路３およびブースト回路４にグランドを供給する。 - 特許庁

To reduce the parasitic capacitance of a command/address external terminal group and a data input/output terminal group to the level of a 1-chip article, in a semiconductor storage device provided with a plurality of laminated memory chips.例文帳に追加

積層された複数のメモリチップを有する半導体記憶装置において、コマンド・アドレス外部端子群及びデータ入出力端子群の寄生容量を１チップ品程度まで低減する。 - 特許庁

A film-like adhesive that satisfies all with high level, including adhesion property to a semiconductor wafer (A), wafer back surface grindability, and property for embedding at the flip chip is formed by having the composition.例文帳に追加

上記構成を有することにより、半導体ウエハＡへの貼付性、ウエハ裏面研削性及びフリップチップ時の埋込性のすべてを高水準で満足するフィルム状接着剤を形成することができる。 - 特許庁

When a current flowing through the semiconductor chip 5 exceeds a predetermined level, the auxiliary wiring 11 melts before the main current wiring 6 and it can be viewed externally through the window 13 of a case 12.例文帳に追加

半導体チップ５に流れる電流が所定の規定値を越えると、主電流配線６より先に補助配線１１が溶断し、ケース１２の目視窓１３を通して外部から視認する。 - 特許庁

To provide a method and a device capable of easily and surely observing and detecting defects such as crystal defects and broken traces in a semiconductor device such as a laser diode chip in a wafer level.例文帳に追加

レーザダイオードチップ等の半導体デバイス内部の結晶欠陥や破壊痕等の異常の観察、検出を、ウエハの状態で、容易かつ確実に行うことのできる方法および装置を提供する。 - 特許庁

Also, when a noise is superimposed on an external reset signal RST prior to the falling of the chip enable signal CE, and an FF circuit 21 is reset, the falling detection signal FE is changed to a low level (t12).例文帳に追加

また、チップイネーブル信号ＣＥの立ち下がり前に、外部リセット信号ＲＳＴにノイズが乗る等してＦＦ回路２１がリセットされると、立上り検出信号ＦＥはロウレベルに変化する（ｔ１２）。 - 特許庁

Consequently, characteristics at low voltages can be improved and the level shifter IC is formed in the same chip as the fluctuating power source generating circuit to decrease the number of components, reduce the mounting area, and lower the price.例文帳に追加

これにより、低電圧時における特性を改善でき、また揺動電源発生回路と同一チップ内にすることで、部品点数と実装面積の削減と価格の抑制が実現できる。 - 特許庁

To prevent abnormal heat generation of IGBT due to levitation of low level signals with maintaining one-chip structure and compactifying of the IGBT, a thermal shut-off circuit, and a current limit circuit, of an ignition device.例文帳に追加

点火装置等のＩＧＢＴやサーマル式シャットオフ回路、電流制限回路などのワンチップ化、小型化を維持しつつ、ローレベル信号の浮き上がりによるＩＧＢＴの異常発熱防止を図る。 - 特許庁

The control unit 8 causes a difference in the level of received electromagnetic waves between the direct wave 6 from the main antenna 2 that the antenna of the radio chip receives and the reflected waves 7a, 7b from the reflector 4.例文帳に追加

前記コンーロールユニット８は、前記無線チップのアンテナが受信する前記メインアンテナ２からの直接波６と前記反射板４からの反射波７ａ，７ｂの受信電磁波レベルに差を生じさせる。 - 特許庁

To provide a level, shift circuit which can suppress a through current, can be constituted without using a high-dielectric-strength transistor and prevented from increase in chip area, and can actualize low power consumption and speeding-up of the operation.例文帳に追加

貫通電流を抑制でき、高耐圧トランジスタを使用せずに回路を構成でき、チップ面積の増加を防止でき、低消費電力化及び高速化を実現できるレベルシフト回路を提供する。 - 特許庁

This memory module including semiconductor memory chip is provided with a reference voltage generation circuit for generating a reference voltage to decide a High level and a Low level of one two signals in one of two pads installed in a semiconductor memory chip to which complementary two signals to determine the timing of data transfer are input/output.例文帳に追加

半導体記憶チップを含むメモリモジュールが、データ転送のタイミングを決める互いに相補的な２つの信号が入出力される半導体記憶チップが有する２つのパッドのうち一方のパッドに、２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して２つの信号のうち他方の信号に換えて印加する基準電圧生成回路を有する。 - 特許庁

This MOS integrated circuit is provided with boosting circuits 61, 62 which can generated positive boosting voltage and negative boosting voltage on a semiconductor chip, a level detecting means 19 detecting a level of power source voltage externally supplied, and a threshold value is changed by switching voltage applied to a substrate (well region) in which MOSFET is formed in accordance with a level of detected power source voltage.例文帳に追加

半導体チップ上に正の昇圧電圧および負の昇圧電圧を発生可能な昇圧回路（６１，６２）と外部から供給される電源電圧のレベルを検出するレベル検出手段（１９）とを設け、検出された電源電圧のレベルに応じてＭＯＳＦＥＴが形成された基体（ウェル領域）に印加される電圧を切り替えて、しきい値を変化させるようにした。 - 特許庁

To provide a level shifter circuit, which realizes the reduction of a static power current and the shortening of the operating delay time with a limited constitution area for forming a chip structure, fully deals with high- speed operation, and realizes low power consumption and chip miniaturization.例文帳に追加

静止電源電流の低減化および動作遅延時間の短縮化を、チップ化する場合の構成面積の増大を抑制しつつ、実現することができ、充分に、動作の高速化に対応させることができるとともに、低消費電力化およびチップの小型化を実現することができるレベルシフタ回路を提供する。 - 特許庁

The cutter holder 5 is connected to the pressing means 8 with a plate spring chip 24 and when the cutter wheel 1 moves downward and is brought into contact with the upper surface of the objective brittle material 7, the plate spring chip 24 is bent to detect the upper surface level of the objective brittle material 7 without damaging the objective brittle material 7.例文帳に追加

そして、加圧手段８にカッターホルダー５を板ばね片24にて連結し、カッターホイール１が下降して被加工脆弱材料７の上面に接触したときに板ばね片24が撓み、被加工脆弱材料７を損傷することなく被加工脆弱材料７の上面レベルを検出できる。 - 特許庁

This method includes a floor plan process 100, a process 101 for placing the layouts same as that of the verified chip, in adjacent to upper, lower, left and right parts of the layout of the verified chip, a process 103 for reading a design tool by the restriction of the wafer level burn examination, and a process 104 for verifying a design rule.例文帳に追加

フロアプラン工程１００と、被検証チップのレイアウトと同一のレイアウトを被検証チップのレイアウトの上下左右にそれぞれ隣接させて配置する工程１０１と、ウェハレベルバーンイン検査の制約によるデザインルールを読み込む工程１０３と、デザインルールを検証する工程１０４とを含む。 - 特許庁

An alloy 31 which has glass transition temperature and crystallization temperature and also has an amorphous structure is disposed between a semiconductor chip 11 and a wiring layer 14, and while they are pressed, the alloy 31 is heated to the level of a temperature between the glass transition temperature and crystallization temperature to bond the semiconductor chip 11 and wiring layer 14 together.例文帳に追加

ガラス転移温度と結晶化温度を有し、かつアモルファス組織を有する合金３１を半導体チップ１１と配線層１４との間に配置して、これらを加圧しつつ、合金３１をガラス転移温度から結晶化温度までの間の温度に加熱して半導体チップ１１と配線層１４接合する。 - 特許庁

The semiconductor device comprises: a semiconductor chip that is applied to, for example, a WCSP (wafer level chip size package) and has a high-frequency circuit block; a plurality of electrode pads formed on the semiconductor chip; a post arranged between the high-frequency circuit block and the electrode pad in a horizontal surface for connecting to an external terminal; a rewiring layer connecting the electrode pad to the post.例文帳に追加

本発明に係る半導体装置は、例えば、ＷＣＳＰ（ウエハ・レベル・チップ・サイズ・パッケージ）に適用され、高周波回路ブロックを有する半導体チップと；前記半導体チップ上に形成された複数の電極パッドと；水平面内において、前記高周波回路ブロックと前記電極パッドとの間に配置され、外部端子と接続されたポストと；前記電極パッドと前記ポストとを接続する再配線層とを備えている。 - 特許庁

This device is constituted so that an internal chip control signal ICC is clamped to a low level and operation of memory cells are stopped when system voltage is low voltage, (i.e., b section, c section) by providing a means sensing variation of system voltage.例文帳に追加

システム電圧の変動を感知する手段を設け、システム電圧が（すなわち、ｂ区間、ｃ区間）低電圧の場合には内部チップコントロール信号ＩＣＣをローレベルにクランプしメモリセルの動作を停止させるよう構成した。 - 特許庁

To provide a compact integrated circuit in which a data storing function (or a latch function), a level shifting function, and a decoding function are integrated, and also to provide a source driver apparatus having a small-sized chip and reducing the time of a reliability test.例文帳に追加

データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能が統合されたコンパクトな集積回路を提供し、チップサイズが小さく信頼性テストの時間を減らすことができるソースドライバ装置を提供する。 - 特許庁

Further, the synchronizing signal can be detected properly even with a fault by detecting the synchronizing signal on the basis of a second threshold value decided according to, for example, the SYNC chip level according to this discriminated result.例文帳に追加

そして、このような判定結果に応じ、例えばシンクチップレベルに基づいて決定した第２の閾値により同期信号検出を行うようにすれば、異常時にも適正に同期信号の検出を行うことが可能となる。 - 特許庁

To provide an adhesive sheet for connecting a circuit member which satisfies adhesiveness to a semiconductor wafer, grindability of the rear surface of the wafer and embedding property at flip chip bonding all in a high level.例文帳に追加

半導体ウエハへの貼付性、ウエハ裏面研削性及びフリップチップボンディング時の埋込性のすべてを高水準で満足するフィルム状接着剤の形成を可能とする接着剤組成物を提供すること。 - 特許庁

To provide an adhesive composition that make possible to form a film-like adhesive that satisfies all, with high level including adhesion properties to a semiconductor wafer, wafer buck face grindability, and properties for embedding at flip-chip bonding.例文帳に追加

半導体ウエハへの貼付性、ウエハ裏面研削性及びフリップチップボンディング時の埋込性のすべてを高水準で満足するフィルム状接着剤の形成を可能とする接着剤組成物を提供する。 - 特許庁

Furthermore, current consumption Ib of the semiconductor chip 10b is obtained by subtracting the current consumption Ia from the current value It when the power supply interruption circuit 30 is conducted while setting the power supply interruption signal CUT at "L" level.例文帳に追加

さらに、電流遮断信号ＣＵＴを「Ｌ」レベルとして電源遮断回路３０を導通したときの電流値Ｉｔから消費電流Ｉａを差し引けば、半導体チップ１０ｂの消費電流Ｉｂが得られる。 - 特許庁

The electronic circuit package has the hierarchy of liquidus temperature in mutual joining of solder limiting fused degree of the mutually joining of the solder with a C4 (current controlled collapse chip joining) technique between the following second level joining /assembling-treatment and a rework-treatment.例文帳に追加

電子回路パッケージは、次の第２レベルの接合／組立処理およびリワーク処理の間に、Ｃ４はんだ相互接続の溶融度を制限するはんだ相互接続の液相線温度の階層を有する。 - 特許庁

To provide a mounting structure of an imaging device, which can provide a shield effect to a bare chip mounting part by making the circumference of a signal land the ground level when mounting and can prevent interference with other signals.例文帳に追加

実装の際に信号ランドの周囲をグランドレベルにすることによりベアチップ実装部分にシールド効果を持たせ、他の信号との干渉を防止することができる撮像装置の実装構造を提供する。 - 特許庁

To provide a fluxing composition and its application in electronic packaging, particularly in a no-flow underfill composition and a pre-applied water level underfill for a flip-chip based semiconductor package and an electronic assembly.例文帳に追加

電子部品パッケージング用途、特に、フリップチップベースの半導体パッケージ及び電子部品アセンブリのための非流動アンダーフィル組成物及びプレアプライド（pre-applied）ウエハーレベルアンダーフィルにおける用途のためのフラクシング組成物を提供すること。 - 特許庁

To provide a designing method and a designing device for a semiconductor integrated circuit that generate an arrangement and wiring result such that yield improvement processing of precision level differing with areas on a chip is easily applied.例文帳に追加

チップ上の領域によって異なる精度レベルの歩留まり向上処理を適用することが容易な配置配線結果を生成する、半導体集積回路の設計方法および設計装置を提供する。 - 特許庁

To provide a circuit design verification method of a semiconductor integrated circuit capable of executing verification of driving capability in a realistic execution condition at a full-chip level to the semiconductor integrated circuit including a large-scale analog circuit.例文帳に追加

大規模なアナログ回路を含む半導体集積回路に対して、フルチップレベルで現実的な実行条件下で駆動能力の検証が実行可能な半導体集積回路の回路設計検証方法を提供する。 - 特許庁

The latency extension signal is held in the same level during activation of the chip enable signal, so that alteration of the reading latency during paging operation can be prevented irrespective of the presence of the refresh request.例文帳に追加

レイテンシ拡張信号を、チップイネーブル信号の活性化中に同じレベルに保持することで、リフレッシュ動作が挿入されるか否かに拘わらず、ページ動作中に読み出しレイテンシが変更されることを防止できる。 - 特許庁

A semiconductor chip 30 is in a rectangular or slender shape and is provided with a shift register circuit part 3, a latch circuit part 5, a level shift circuit part 6, and a driver circuit part 7.例文帳に追加

ＬＣＤ駆動半導体集積回路３０において、シフトレジスタ回路部３の各段がチップ３０の周辺領域側に作り込まれて、ドライバ回路部７の段がチップの中心線Ｌ_1 側に作り込まれている。 - 特許庁

To provide an adhesive composition which enables the formation of a film-like adhesive that satisfies all of adhesion to semiconductor wafers, wafer back grinding properties, and burying properties during flip chip bonding in a high level.例文帳に追加

半導体ウエハへの貼付性、ウエハ裏面研削性及びフリップチップボンディング時の埋込性のすべてを高水準で満足するフィルム状接着剤の形成を可能とする接着剤組成物を提供すること。 - 特許庁

The problem is solved by using a bottom plate formed by blow-molding a thermoplastic resin whose upper surface is almost flat, and a top plate formed of chip urethane whose upper and lower surfaces are flat, to constitute the level-raising member.例文帳に追加

熱可塑性樹脂のブロー成形により形成された上面がほぼ平らな下板と、上下面が共に平らなチップウレタンにて形成された上板とから該嵩上げ材を構成することにより前記課題を解決した。 - 特許庁