「CHIP LEVEL」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A determination logic 25 determines disconnection of connection lines L1 through L4 transmitting the driving signal Vsv+ and Vsv- for performing servo control from a circuit chip 3 side to a sensor chip 2 side based on a voltage Vcmp obtained by level-converting the voltage Vcv via a comparator 24.例文帳に追加

判定ロジック２５は、コンパレータ２４を通じて電圧Ｖcvをレベル変換した電圧Ｖcmpに基づいて、サーボ制御を行うための駆動信号Ｖsv+、Ｖsv-を回路チップ３側からセンサチップ２側に伝達する接続ラインＬ１〜Ｌ４の断線を判定する。 - 特許庁

To provide a method of manufacturing a wafer level flip chip package for manufacturing a flip chip package by directly coating two layers of liquid anisotropic conductive adhesive (ACA) and non-conductive adhesive (NCA) on a wafer.例文帳に追加

本発明は、ウエハーに溶液状態の異方性導電接着剤(ACA)および非導電性接着剤(NCA)を２重層に直接コーティングすることによってフリップチップパッケージを製造することができるウエハーレベルフリップチップパッケージの製造方法を提供する。 - 特許庁

To reduce a warpage amount of a cap wafer with an optical filter such as an infrared cut filter, which is used in a wafer level chip size package (WLCSP) of a solid-state image pickup element.例文帳に追加

固体撮像素子のウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）に用いられる赤外線カットフィルター等の光学フィルター付のキャップウエハの反り量を低減すること。 - 特許庁

To make a manufacture test of a chip possible even without catching an arrival timing of a device output signal sufficiently accurate for checking a response of a hit level as occasion demands.例文帳に追加

チップの製造試験において、ビットレベルの応答を適時にチェックするのに十分正確なデバイス出力信号の到来タイミングがつかめなくても試験を可能にする。 - 特許庁

To provide a method of manufacturing a semiconductor device, in which level difference of a surface layer of a parallel p-n junction is eliminated and variance in quality of a chip is suppressed as a result.例文帳に追加

トレンチ形成工程を有する半導体装置の製造方法において、並列ｐｎ構造の表面層の段差を解消し、チップの品質のばらつきを抑えること。 - 特許庁

To form a transmission side filter and a reception side filter in one chip, and to ensure the isolation of the both filters in a necessary level in a surface acoustic wave branching filter.例文帳に追加

弾性表面波分波器において、送信側フィルタおよび受信側フィルタを１つのチップ内に形成すると共に、両フィルタ間のアイソレーションを必要程度確保する。 - 特許庁

To provide a pipeline type A-D converter capable of reducing chip cost by suppressing an area increase which occurs by connecting a level-shifting capacitor and a switching element.例文帳に追加

レベルシフト用コンデンサ、スイッチング素子を接続することによって生じる面積の増加を抑え、チップコストを削減することのできるパイプライン型Ａ／Ｄコンバータを提供すること。 - 特許庁

On the other hand, the chip 1 is constituted so that the signal level of sending signal S_2→1 may be converted so as to input the converted signal S_2→1' into an internal circuit 11.例文帳に追加

一方，チップ１は，送信信号Ｓ_２→１の信号レベルを変換し，変換後の信号Ｓ_２→１’をその内部回路１１に入力するように構成されている。 - 特許庁

To provide a wafer level package where the signal floe between a semiconductor chip and an external signal input stage is stabilized, while the bonding strength of package is enhanced for reliability.例文帳に追加

半導体チップと外部シグナル入力段間のシグナルの流れの安定化及びパッケージの接合強度の強化を図り、信頼性を確保するウェーハレベルパッケージを提供する。 - 特許庁

To prove an wafer level chip size package, and a method of manufacture, in which reliability can be enhanced by increasing adhesion between a copper rewiring layer and a polymer layer.例文帳に追加

銅再配線層とポリマー層間の接着力を増加させて、信頼性を向上させることができるウェーハレベルチップサイズパッケージ及びその製造方法を提供する。 - 特許庁

When compared with a case where piezoelectric substrates(chip) of wafer level package are previously arranged and integrated, the manufacturing process is simplified and the manufacturing cost can be reduced.例文帳に追加

これにより、予めウェハレベルパッケージの形成された圧電基板（チップ）を並べて一体化させる場合に比べ、製造工程を簡略化し、製造コストを抑制することができる。 - 特許庁

A decoder circuit 1 generates an internal address signal of a FLASH memory chip FM based on inputted plural address signals when a signal CEB inputted from a terminal is a 'L' level.例文帳に追加

デコーダ回路1は、端子から入力される信号CEBが「L」レベルのとき、入力される複数のアドレス信号に基づき、FLASHメモリチップFMの内部アドレス信号を生成する。 - 特許庁

To provide a surface acoustic wave branching filter in which a transmitting-side filter and a receiving-side filter are formed in one chip and isolation between both filters is ensured in a necessary level.例文帳に追加

弾性表面波分波器において、送信側フィルタおよび受信側フィルタを１つのチップ内に形成すると共に、両フィルタ間のアイソレーションを必要程度確保する。 - 特許庁

A trimming value is calculated inside the chip and stored in a nonvolatile memory, trimming data are taken out as necessary, and the Vt level of a reference cell and the frequency of an oscillator are adjusted.例文帳に追加

チップ内部でトリミング値を算出して不揮発性メモリに記憶し、必要に応じてトリミングデータを取り出して、リファレンスセルのＶｔレベルやオシレータの周波数を調整する。 - 特許庁

To obtain a laser guide optical wiring device applicable to wiring on an LSI chip in which the constitution is extremely simple, characteristic margins of transmission level, and the like, are high and characteristic reproduction and reliability are enhanced.例文帳に追加

ＬＳＩチップ上の配線に適用することができ、構成が極めて簡潔で、伝送レベル等の特性余裕も高く、特性再現性や信頼性の向上を図る。 - 特許庁

To set color reproduction with color unevenness hardly perceived at a level desired by a user, depending on the intended use, even when variations in color occur, based on a chip of a multichip image sensor in an achromatic part.例文帳に追加

無彩部で色の変動がマルチチップイメージセンサのチップ単位で生じた場合においても、色むらが知覚されにくい色再現を用途に応じてユーザが望むようにする。 - 特許庁

The signal in the transistor level is analyzed for the range narrower than the entire chip TP, for example, not for the entire but one or more functional modules.例文帳に追加

トランジスタレベルでの信号解析解析ステップは、チップＴＰ全体よりも範囲の狭い例えば、すべてではない、１つ又はそれ以上の機能モジュールに対して実行する。 - 特許庁

In this insulation performance testing method of a wafer-level CSP (Chip Scale Package) using a TEG pattern, a spiral TEG pattern is used.例文帳に追加

本発明の第１の態様は、ＴＥＧパターンを用いたウエハレベルＣＳＰの絶縁性テスト方法において、渦巻き状のＴＥＧパターンを用いたことを特徴とする。 - 特許庁

The LPF is provided with the circuit of a guide and a capacitor, formed within the one metallized level and practically positioned inside the area of the substrate for fitting chip.例文帳に追加

低域フィルタは、前記１つのメタライズ・レベル内に形成されていて、実質的にチップ取付け用の基板の領域内に位置ぎめされた誘導子及びキャパシタの回路を含む。 - 特許庁

Static timing analysis 7 uses delay models 3 prepared by the function blocks and wiring RC information 6 to extract the critical path at chip level by the CAD tool.例文帳に追加

スタティックタイミング解析７は機能ブロック単位に作成された遅延モデル３と配線ＲＣ情報６を使用し、ＣＡＤツールにてチップレベルでのクリティカルパスを抽出する。 - 特許庁

When reading out data, the test device 600 outputs the chip enable-signal/CE to the semiconductor memories 1-8, and switches selectively the logic level of the selecting signal/GE0 outputted to the semiconductor memories 1-4 and the logic level of the selecting signal/GE0 outputted to the semiconductor memories 5-8 to a L level.例文帳に追加

データの読出時、テスト装置６００は、Ｌレベルのチップイネーブル信号／ＣＥを半導体記憶装置１〜８へ出力し、半導体記憶装置１〜４へ出力する選択信号／ＧＥ０の論理レベルと、半導体記憶装置５〜８へ出力する選択信号／ＧＥ０の論理レベルとを選択的にＬレベルに切換える。 - 特許庁

In the synchronization detecting circuit for detecting the synchronizing signal on the basis of a threshold value decided by the pedestal level detected from the timing pulse and a minimum value level (SYNC chip level) in a video signal, whether or not an interval of a detected horizontal synchronizing signal is normal is discriminated.例文帳に追加

タイミングパルスに基づいて検出されたペデスタルレベルと、映像信号中の最小値レベル（シンクチップレベル）とに基づいて決定した閾値により同期信号の検出を行う同期検出回路において、検出された水平同期信号の区間長が正常であるか否かの判定を行うようにする。 - 特許庁

The temperature detecting circuit also sets the level of a temperature detection signal to the level indicating a low temperature state, when detecting that the chip temperature becomes lower than the second boundary temperature that differs from the first boundary temperature due to transition from high temperature to low temperature.例文帳に追加

また、温度検出回路は、チップ温度が高温から低温への移行により第１境界温度と異なる第２境界温度より低くなったことを検出したときに温度検出信号を低温状態を示すレベルに設定する。 - 特許庁

A super Vcc detector circuit SVD#1 becomes an active state in response to the chip selection signal of "L" level, and outputs an detection signal SV#1 of "H" level by detecting that the applied voltage to a pin OCP#1 for the open check is sufficiently higher than the power source voltage.例文帳に追加

スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、「Ｌ」レベルのチップ選択信号に応じて動作状態となり、オープンチェック用ピンＯＣＰ＃１の印加電圧が電源電圧よりも十分高いことを検出して「Ｈ」レベルの検出信号ＳＶ＃１を出力する。 - 特許庁

Since the method of adjusting the liquid quantity in the liquid reservoir and another method of inclining an analysis chip by a prescribed angle in a prescribed direction for adjusting the surface level are used as a surface level adjusting method, stable liquid feeding is realized, and analysis becomes possible in the micro-flow passage.例文帳に追加

その調節法として、液溜中の液量を調節する方法及び、分析チップを所定角度、所定の方向に傾斜させる方法を用いることで、安定した送液が実現でき、マイクロ流路中での分析が可能となった。 - 特許庁

When a plurality of upper part chips exist, an interchip circuit is designed as if mutual connection circuits on two chips contain a common mutual connection level, i.e., in such a manner that mutual connection to one chip out of upper chips contains a runner on another upper chip.例文帳に追加

複数の上部チップが存在する場合にはインターチップ回路は２つのチップ上の相互接続回路が共通の相互接続レベルをあたかも含むようにすなわち上部のチップの１つへの相互接続が他の上部のチップ上のランナーを含むように設計される。 - 特許庁

To enable realization of mounting structure of an LSI chip where the strength of a connecting part of the LSI chip can be sufficiently obtained, when solder bumps are made minute in accordance with high level integration of a semiconductor integrated circuit, and flux used in the course of soldering can be eliminated by cleaning.例文帳に追加

半導体集積回路の高集積化に伴い半田バンプを微細化してもＬＳＩチップの接続部の強度が十分に得られ、半田付けの際に用いたフラックスを洗浄して取り除くことが可能なＬＳＩチップの実装構造を実現する。 - 特許庁

To surely detect a dispensation amount by image analysis, even when an edge specific to a chip is subjected to mask processing, when imaging a disposable chip before and after discharge of sucked liquid and detecting the dispensation amount from a difference of the liquid level imaged as the edge.例文帳に追加

吸引した液体を吐出した前後のディスポチップを撮像し、エッジとして撮像される液面の差から分注量を検出する際、チップ固有のエッジをマスク処理する場合でも、画像解析により分注量を確実に検出できるようにする。 - 特許庁

An integrated circuit package has a substrate including a cavity where a lower conductivity level in a package is exposed, and thus, in order to reduce the number of through-holes formed in the substrate, junctions can be formed between the integrated circuit chip and the conductivity level.例文帳に追加

集積回路パッケージは、パッケージ内の低い導電性レベルを露出している空洞を含む基板を持ち、そのため、基板内に形成された貫通孔の数を減らすために、集積回路チップと下の導電性レベルとの間に接続部を形成することができる。 - 特許庁

To provide a wafer level package, a chip size package device, and a method of manufacturing a wafer level package capable of avoiding generation of cracks of a sealing frame at dicing, and suppressing generation of peeling in a wafer even through high-temperature processing after wet processing and liquid cleaning.例文帳に追加

ダイシング時におけるシール枠のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法を提供する。 - 特許庁

Further, because the stamped chips loose a sliding support portion caused by the difference in level when pressed by the die, the drop of stamped chips becomes smooth in the back relief hole, and the probability of chip clogging is consequently reduced.例文帳に追加

また、このダイによるプレス加工時は、抜きカスが段差により摺接支持部を失うため、抜きカスの裏逃げ孔部での落下が円滑になり、カスづまりの可能性が低減される。 - 特許庁

Wire bonding is carried out by multi-level crossing, or oblique attachment or ordinary attachment, and a chip is twisted and shifted on a usual printed board at the most effective angle with a margin imparted to a lead frame.例文帳に追加

ボンディングも立体交差させるか斜めにつけるか普通につけるか、チップは最も効果のある角度に普通のプリント基板にリードフレームに余裕をつけてひねってずさす。 - 特許庁

By deleting the long term heating step, an emitter chip which has a small radius and a sharp taper can hold its shape, and a high angle strength is generated with an appropriate output level and stability.例文帳に追加

長期加熱ステップを省くことによって、小さな半径の、鋭く先細りしたエミッタ・チップがその形状を保持し、妥当な出力レベルで安定して高角強度を生成する。 - 特許庁

To provide wafer level, chip scale semiconductor device packaging compositions capable of providing high density, small scale circuitry lines without the use of photolithography, and a method relating thereto.例文帳に追加

フォトリソグラフィーを用いることなく高密度、微小配線を提供することが可能であるウェハレベル、チップスケール半導体デバイスパッケージング組成物、およびこれに関する方法を提供する。 - 特許庁

That is, the terminal of the middle doping layer can be taken surely within an area smaller than the case where a guard ring is used, and the effect equal to the bevel structure can be obtained by separation at chip level.例文帳に追加

即ち、中間ドーピング層の終端をガードリングを用いた場合よりも小面積で確実に取ることができ、チップレベルでの分離によりベベル構造と同等な効果が得られる。 - 特許庁

The terminal 12a formed in the elements 110, 120, 130, 140 is separated automatically, via the three pieces of pads 12c formed at the chip level.例文帳に追加

半導体集積回路素子１１０、１２０、１３０、１４０に形成されたチップ選択端子１２ａは、チップレベルに形成された３個のチップ選択用パッド１２ｃを介して自動に分離される。 - 特許庁

To transmit data to a plurality of physical layer protocols PHY having a UTOPIA 1 interface from an ATM layer chip with a universe test and operation physical layer interface for ATM UTOPIA level 2 interface.例文帳に追加

ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル１インタフェースを有する複数のＰＨＹに対しデータの送信を可能とする。 - 特許庁

When a main power circuit 24 is turned off and switched to the sleep state, a system controller 17 halts operation for the main power circuit 24 after this chip enable terminal (CE) is switched to a high level.例文帳に追加

システムコントローラ１７は、メイン電源回路２４をオフしてスリープ状態に遷移する場合には、このチップイネーブル端子（CE）をハイレベルとした後に、メイン電源回路２４の動作を停止する。 - 特許庁

Since permeability specifying the level of inductance can be improved, the antenna part 4 can be reduced, namely, the substrate 2 can be reduced, so that small-sizing of the relevant chip antenna 1a can be attained.例文帳に追加

インダクタンスの大きさを規定する透磁率を高くすることができるので、アンテナ部４を小さくすること、つまり基体２を小さくことができ、当該チップアンテナ１ａの小型化が図れる。 - 特許庁

This technique is achieved by utilizing the on-chip boosted voltage level (V_pp) to supply the voltage for the control signal applied to a single N- channel transistor pass gate.例文帳に追加

この技術は、単一のＮチャネルトランジスタパスゲートに与えられる制御信号に電圧を供給するのに、オンチップで昇圧された電圧レベル（Ｖ_pp）を用いることによって達成される。 - 特許庁

To provide a manufacturing method of a semiconductor device in which a poor connection is less likely to occur between a first electrode (chip pad) and an external electrode (bump) in a wafer-level CSP having a thick insulating resin layer.例文帳に追加

厚い絶縁樹脂層のウェハレベルＣＳＰで、第１電極(チップパッド)と外部電極(バンプ)との接続不良が発生しにくい半導体装置の製造方法を提供する。 - 特許庁

To provide a signal level conversion circuit for reducing a chip size, simplifying control operations, ensuring an output voltage at terminals, and omitting one terminal for a direction control signal in the case of two-way signal transmission.例文帳に追加

集積回路のチップサイズ縮小と制御動作の簡略化を図り、端子の出力電圧値を確実にし、双方向の場合、方向制御信号の端子を１つ省略する。 - 特許庁

To provide a method of manufacturing an electronic component sealing body which is capable of housing a crystal, an IC chip or the like which is required to be hermetically sealed up and exhausted to be kept high in vacuum level.例文帳に追加

気密封止を要する水晶、ＩＣチップ等収納した容器内のガスを抜いて、高度の真空状態を確保する電子部品封止体の製造方法を提供すること。 - 特許庁

To provide a one-pack epoxy resin composition excellent in workability, and to provide a method for producing a wafer-level chip size packaging device using the same as an insulation coating film layer.例文帳に追加

本発明は、作業性に優れた一液性エポキシ樹脂組成物、及びそれを絶縁被膜層に用いてなるウエハレベルチップサイズパッケージ用半導体装置の製造方法を提供する。 - 特許庁

Thus, the unevenness of the length of the cutting edge is prevented by absorbing a shaft gap between the cutting edge and back relief hole in the difference in level, and the cutting edge can obtain a shape capable of preventing the occurrence of chip clogging.例文帳に追加

これにより、段差部において切刃部と裏逃げ孔部との軸ずれを吸収させて切刃長さの不均一を防ぎ、切刃をカスづまりし難い形状とすることができる。 - 特許庁