「LOGIC」に関連した英語例文の一覧と使い方(175ページ目) - Weblio英語例文検索

As a function of the channel quality, scheduling logic causes the first base station to adjust the number of data streams used for communication with the UE and causes a second base station to adjust the number of data streams used for communication with a second UE within a time period.例文帳に追加

スケジューリングロジックは、チャネル品質の関数として、第１の基地局に対して、UEと通信するために使用されるデータストリームの数を調整させ、第２の基地局に対して、期間内に第２のUEと通信するために使用されるデータストリームの数を調整させる。 - 特許庁

To provide an semiconductor memory device which does not depend on the structure or the writing voltage, easily decreasing the tip area for the memory part, and realizing the cost reduction of LSI by utilizing peripheral logic circuit, and apparently memorizing a plurality of bits per one memory cell.例文帳に追加

メモリセルの構造、書込み電圧に依存せず、周辺論理回路を利用して見掛け上、メモリセル１セルあたりに複数ビットを記憶させ、容易にメモリ部のチップ面積を縮小して、ＬＳＩの低コスト化を実現する半導体記憶装置を提供する。 - 特許庁

The impurity is added to the area over a memory cell part of the silicon film so as to have a first impurity concentration, and to the area over a logic circuit part so as to have a second impurity concentration which is lower than the first impurity concentration.例文帳に追加

このとき、シリコン膜のうちメモリセル部上の領域に第１の不純物濃度になるように不純物を添加し、ロジック回路部上の領域に、第１の不純物濃度よりも低濃度の第２の不純物濃度になるように不純物を添加する。 - 特許庁

To provide a current mode type input logic gate circuit which can lower minimum power supply voltage without sacrificing rapidity and operates at lower voltage (e.g., ≤1 V), a latch circuit, a flip-flop circuit, a frequency dividing circuit and a portable terminal provided with them.例文帳に追加

高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作する電流モード型の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末を提供する。 - 特許庁

Further, the data processing system 100 is provided with a configuration logic for comprising the data processing system by making at least one processing core active and making all or at least one processing core inactive corresponding to the control input in response to the reception of the control input.例文帳に追加

さらに、データ処理システム１００は、制御入力の受信に応答して、制御入力によって、１つ以上の処理コアをアクティブにし、全部または１つ以上の処理コアを非アクティブにすることによって、データ処理システムを構成する構成論理を備える。 - 特許庁

In either of an inputting circuit, a shift registering circuit or a decoder circuit, based on a printing data signal inputted on a logic signal voltage level (VDD), a block selecting signal of a driving signal voltage level (VHT) and a heater driving signal corresponding to the selecting block are formed.例文帳に追加

入力回路、シフトレジスタ回路、デコーダ回路のいずれかにおいて、論理信号電圧レベル（VDD）で入力された印刷データ信号に基づいて、駆動信号電圧レベル（VHT）のブロック選択信号と当該選択ブロックに対応するヒータ駆動信号が生成される。 - 特許庁

An output 14 of a differential receiver 13 is supplied to an internal logic circuit 15 and is input into a band rejection filter 21 where there is transmitted a wavelength component of only noise generated in a state of a self device not having been correctly connected with a partner side device.例文帳に追加

差動レシーバ１３の出力１４は内部ロジック回路１５に供給されると共に、バンドリジェクションフィルタ２１に入力されて、ここで相手側の装置と正常に接続されていない状態で発生するノイズのみの波長成分を透過させる。 - 特許庁

To provide an integrated circuit manufacturing device and its method and program, for easily executing the change of wiring connection in manufacturing an integrated circuit by arranging cells configured of the combination of a plurality of logic circuits with prescribed array configurations, and integrating them into multi-layer wiring.例文帳に追加

複数の論理回路を組にしたセルを所定の配列形態をもって配置し、多層配線化する集積回路の作製において、配線接続の変更が容易に実行できる集積回路作製装置およびその方法、並びにプログラムを提供する。 - 特許庁

The customer relationship management (CRM) system comprises an ordered set of questions and branching logic that are presented to a customer of the business when the customer contacts the business with a sale or service inquiry or an inquiry for other interaction.例文帳に追加

顧客関係管理（ＣＲＭ）システムでは、論理構造は、顧客が、販売又はサービスの問合せ、或いは他の対話のような問合せによってビジネスに接触してきたときにビジネスの顧客に提示する、順序付けられた一式の質問と分岐論理を備えている。 - 特許庁

The secret calculation system for calculating, while keeping an input value m concealed, the operation result f(m) of a logic circuit f(x) with respect to the input value m includes a first secret calculation device and a second secret calculation device.例文帳に追加

本発明の秘密計算システムは、入力値ｍを秘匿したままで、該入力値ｍに対する論理回路ｆ（ｘ）の演算結果ｆ（ｍ）を算出する秘密計算システムであって、第１の秘密計算装置と、第２の秘密計算装置とを有している。 - 特許庁

The performance data generation part generates the data object in place of the application logic, acquires screen data of the applicable screen data file based on the acquisition request of the data object from the flow control management part, analyzes the screen data and generates the data object.例文帳に追加

実行データ生成部は、アプリケーションロジックに代替してデータオブジェクトの生成を行うものであり、フロー制御管理部からのデータオブジェクトの取得要求に基づき該当する画面データファイルの画面データを取得し、これを解析してデータオブジェクトを生成する。 - 特許庁

To prevent addition of stuff bits in a free part where the same logic bit tends to continue especially as far as possible in a communication information forming method of an on-vehicle network wherein the addition of the stuff bit is generated in the data area of communication information according to a bit stuffing rule.例文帳に追加

ビットスタッフィングルールにしたがって通信情報のデータ領域にスタッフビットの追加が生じる車載ネットワークの通信情報形成方法において、とくに同じ論理ビットが連続し易い空きの部分でのスタッフビットの追加が極力生じないようにする。 - 特許庁

The semiconductor integrated circuit is provided with a substrate bias voltage supply means for supplying a substrate bias voltage to an MOSFET configuring the logic circuit, thereby supplying a substrate bias voltage for decreasing a threshold voltage of an NMOSFET and increasing a threshold voltage of a PMOSFET in a test mode for detecting short circuit failure.例文帳に追加

論理回路を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給手段を設け、ショート不良を検出するための試験モード時に、NMOSFETの閾値電圧を低くし、PMOSFETの閾値電圧を高くする基板バイアス電圧を供給する。 - 特許庁

The interface cell is operable to receive a signal issued by the first component and destined for the second component, and has level shifting logic operable to convert the signal issued by the first component into a corresponding signal to be propagated to the second component.例文帳に追加

インターフェイス・セルは、第１構成要素によって送出されて第２構成要素に向かう信号を受け取るよう動作し、また第１構成要素によって送出された信号を第２構成要素に伝えられる対応信号に変換するレベル・シフト・ロジックを有する。 - 特許庁

In the network management system 1, a management object device can acquire geographical information with respect to the installed position of its own device and a network management section can manage the logic configuration and the positional configuration of a network on the basis of the geographical information and address information.例文帳に追加

ネットワーク管理システム１においては、管理対象装置が、自装置の設置個所に関する地理情報を取得可能であり、ネットワーク管理部は、地理情報およびアドレス情報に基づいて、ネットワークの論理的構成と位置的構成とを管理可能である。 - 特許庁

When the phase difference between both clocks is not a desirable quantity, the selector 7 is controlled by SR-FF 4, a logic circuit 5, and a counting circuit 6 to select another delay element repeatedly and when the phase difference between both clocks is the desirable quantity, the selecting operation of the selector 7 is stopped.例文帳に追加

この両クロックの位相差が所望量でない場合には、SR-FF４、論理回路５及び計数回路６により、セレクター７を制御して、他の遅延素子を選択することを繰り返し、両クロックの位相差が所望量のとき、セレクター７の選択動作を停止させる。 - 特許庁

A power source for the logic circuit 12 such as a CPU or a peripheral circuit is supplied from a regulator 13, and for a power source for the reference frequency generating circuit 11, high frequency noise of the power source is supplied via a low-pass filter 10 having an attenuation amount equal to or more than 10 dB.例文帳に追加

ＣＰＵや周辺回路などのロジック回路１２の電源はレギュレータ１３より供給し、基準周波数生成回路１１の電源には電源の高周波ノイズを１０ｄＢ以上の減衰量を持つローパスフィルター１０を介してから供給する。 - 特許庁

To provide a screw characteristic testing device for deepening one's understanding, concerning a screw, by making it easy to use, and it compact and portable and simply confirming characteristics and logic of the screw anywhere in front of one's eyes, and to provide an experience learning method and a practical skill educational method that uses it.例文帳に追加

使いやすく小型で持ち運び可能であり、どこでも簡単にねじの特性や理論を目の前で確認してねじに関する理解を深めるためのねじ特性試験装置と、その装置を用いた体験学習方法及び実技教育方法を提供する。 - 特許庁

The memory system has the nonvolatile semiconductor memory device and a memory controller controlling the operation of the nonvolatile semiconductor memory device, and the system is constituted of software in which a sequencer out of the control logic of the nonvolatile semiconductor memory device is developed in the memory controller.例文帳に追加

メモリシステムは、不揮発性半導体記憶装置と、この不揮発性半導体記憶装置の動作を制御するメモリコントローラとを有し、不揮発性半導体記憶装置の制御ロジックのうちシーケンサがメモリコントローラに展開されたソフトウェアにより構成されている。 - 特許庁

To diagnose the positions or the number of bad timing of an integrated circuit provided with a plurality of processing cores, and diagnosed to be normal in logic but not in timing, and moreover to improve the bad timing on the basis of the positions and the number of the bad timing.例文帳に追加

複数の処理コアを有しロジックは正常であるがタイミング不良であると診断された集積回路の不良位置もしくは不良数を診断できるようにし、さらに、タイミング不良の位置や数に基づいて当該タイミング不良を改善できるようにする。 - 特許庁

The packet repeater is provided with a logic route comprising means logically divided into plural parts so as to respectively have a label switching function and a means for designating the port or port group of an exit node when setting the path of label switching according to explicit route designation.例文帳に追加

パケット中継装置は、それぞれラベルスイッチング機能を有するように論理的に複数に分割された論理ルータ構成手段と、明示的ルート指定によりラベルスイッチングのパスを設定するとき、出口ノードのポートまたはポートグループを指定するための手段とを備える。 - 特許庁

Since a peripheral device 20 can output processing data irrespective of state shifting of a logic power supply unit 13, wasteful power consumption can be reduced by quickly returning from an active state to a standby state in response to the output completion.例文帳に追加

周辺デバイス２０はロジック電源部１３の状態移行に関係なく処理データを出力することができるので、この出力完了に対応して迅速に起動状態から待機状態に復帰して無駄な電力の消費を低減することができる。 - 特許庁

To provide a logic signal transmission interface identification circuit that can easily identify a broken line state of signal lines between devices and detect a connection state of a connector and mounted/unmounted state of devices without addition of a signal line.例文帳に追加

装置間の信号線の断線状態も容易に識別するこができ、コネクタの接続状態や装置の実装／未実装を信号線を更に追加することなく検出することができるロジック信号伝送インタフェースの識別回路を提供することにある。 - 特許庁

A plurality of pieces of arithmetic processing are executed in parallel by mapping each different circuit in each stage of the reconfigurable circuit 12 as in this method, whereby high-speed configuration of a desired circuit associated with high-speed mapping or a high-speed logic operation can be attained.例文帳に追加

本方式の如く、リコンフィギュラブル回路１２の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴う高速な所期の回路の構成すなわち高速な論理動作を実現することができる。 - 特許庁

To relax strain of a substrate made by sticking both semiconductor layers, i.e. a semiconductor layer in which a solid state imaging element is formed and a semiconductor layer in which a logic circuit for controlling the solid state imaging element is formed, together by canceling the internal stress of both semiconductor layers.例文帳に追加

固体撮像素子が形成された半導体層と、固体撮像素子を制御するロジック回路が形成された半導体層の双方の内部応力を打ち消すことで、双方の半導体層を張り合わせてなる基板の歪みを緩和することを可能とする。 - 特許庁

The simulator can be switched between an automatic mode and a manual mode, not to operate the control logic model at manual mode time but operate only the other model, so as to perform simulation of manual operation control of a robot operator by a robot manual operation control means (keyboard 28).例文帳に追加

また、自動モードと手動モードの切り換えを可能として、手動モード時には制御ロジックモデルは作動させず、その他のモデルだけを作動させて、ロボット手動運転操作手段（キーボード２８）によるロボット操作員の手動運転操作をシミュレーションするように構成する。 - 特許庁

In such the contactless IC card communication apparatus 200, the IC card has an optical sensor 201 built therein, identifies the external environment by being coupled with the logic circuit 202 of the IC card, and limits communication of the IC card, on the basis of the identification results.例文帳に追加

このような非接触のＩＣカード通信装置２００において、本発明のＩＣカードは、光センサ２０１を内蔵し、前述ＩＣカードの論理回路２０２と結合することで外部の環境を識別し、識別結果に基づいてＩＣカードの通信を制限する。 - 特許庁

A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.例文帳に追加

メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁

The method includes the steps of determining a number of routing paths for connecting the two logic elements through a specific register associated with one of the logic elements, including a path which passes through a register which is programmed to be transparent and selecting a routing path on the basis of a routing path criterion including whether each routing path passes through a register which is programmed to be transparent.例文帳に追加

再構成可能な回路における２つの論理要素間の最長遅延経路を最小化し、各論理要素は１つのレジスタに関連付けられ、このレジスタはトランスペアレントであるようにプログラミングされる方法であって、関連付けられた特定のレジスタを介して、２つの論理要素を接続することが可能なルーティング経路であり、トランスペアレントであるようにプログラミングされたレジスタを通過する経路を含むルーティング経路の数を決定し、トランスペアレントであるようにプログラミングされたレジスタを、各ルーティング経路が通過するかどうかを含むルーティング経路判断基準に基づいて、ルーティング経路を選択する方法。 - 特許庁

When a driving signal of the switching element SW is OFF, however, since an output signal of an AND circuit 52 becomes logic "L", even when the sense voltage keeps the first threshold voltage vref1 or higher for the specific time Delay1 or longer, the fail signal FL is prohibited from being generated.例文帳に追加

ただし、スイッチング素子ＳＷの駆動信号がオフである場合には、ＡＮＤ回路５２の出力信号が論理「Ｌ」となるために、センス電圧が第１の閾値電圧ｖｒｅｆ１以上となる期間が規定時間Ｄｅｌａｙ１以上となっても、フェール信号ＦＬの生成が禁止される。 - 特許庁

A random number generation circuit 4 includes: an indefinite logic circuit 20 which outputs a digital data string D10 of an unfixed value; and a random number generation part 21 which uses the digital data string D10 as data to generate digital random numbers D1 on the basis of a prescribed random number generation algorithm.例文帳に追加

乱数生成回路４は、不定値のディジタルデータ列Ｄ１０を出力する、不確定論理回路２０と、ディジタルデータ列Ｄ１０をデータとして用いて、所定の乱数生成アルゴリズムに基づいてディジタル乱数Ｄ１を生成する、乱数生成部２１とを備える。 - 特許庁

A first comparison circuit 22 of a check logic circuit 19 compares each of a signal level of an OE line 7 with a signal level of a CS line 9 for a ROM, and it compares an address when a CPU 2 accesses to the ROM 3 with an unused area address 20a stored in a register 20.例文帳に追加

チェックロジック回路１９の第１比較回路２２は、ＯＥ線７の信号レベル及びＲＯＭ用ＣＳ線９の信号レベルを各々比較し、ＣＰＵ２がＲＯＭ３にアクセスしたときのアドレスとレジスタ２０に記憶された未使用領域アドレス２０ａとを比較する。 - 特許庁

To enable high-speed operation and circuit design high in extensibility in a CMOS logic circuit; to remarkably reduce development manhours by significantly reducing adjustment work for components; and to improve a yield by using the same basic component to facilitate reduction of manufacturing cost.例文帳に追加

ＣＭＯＳ論理回路において、高速動作および拡張性の高い回路設計を可能にし、部品の調整手間を大幅に減少させることにより開発工数を大幅に削減し、さらに、同一の基本部品を使用することにより歩留りの向上を図れ製造価格の低廉化を促進する。 - 特許庁

The controlling circuit selects a second memory cell in which a reading current flowing after the selection transistor is turned on becomes a maximum value as a second reference cell from a second cell array under a state that the same first logic causing the resistance value to increase is stored in all of a plurality of second memory cells.例文帳に追加

制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。 - 特許庁

Among respective memory cells 10, with respect to the memory cell 10 to be a data writing object of a first logic level, a high-voltage source voltage is applied to a source region thereof and a low voltage is applied to a drain region thereof so that a write current flows in the memory cell 10.例文帳に追加

メモリセル１０各々の内で第１論理レベルのデータ書き込み対象となるメモリセル１０に対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域には低電圧を印加することによりこのメモリセル１０内に書込電流を流す。 - 特許庁

Since comparative levels vary, the ratios different from each other are set in order to maintain the specified ratio of the first and second periods of the logic levels of the binarized data according to the boost levels of the regenerative signal and the optimum boost level is determined from the difference between the respective comparative levels and is set in the signal forming section 30.例文帳に追加

再生信号のブーストレベルに応じて、２値化データの論理レベルの第１、第２の期間の比を一定に保つためにコンパレートレベルが異なるため、互いに異なる比を設定し、それぞれのコンパレートレベル差から、最適なブーストレベルを求め、信号生成部３０に設定する。 - 特許庁

The system logic 46 breaks charging of the secondary battery 10, when the temperature detected by the temperature detector 52 is out of a prescribed first temperature range, and breaks discharging of the secondary battery 10, when the temperature detected by the temperature detector 52 is out of a prescribed second temperature range.例文帳に追加

システムロジック４６は、温度検出部５２によって検出された温度が所定の第１温度範囲外である場合に二次電池１０の充電を遮断し、温度検出部５２によって検出された温度が所定の第２温度範囲外である場合に二次電池１０の放電を遮断する。 - 特許庁

Here, a drive circuit is constituted so as to make time until logic of the output signal GPR is inverted after the gate voltage Vge extends over threshold voltage equal to or less than the minimum value of charge processing instruction time which is grasped by the OFF holding circuit 48 by using the operation signal IN as the input.例文帳に追加

ここで、上記駆動回路は、ゲート電圧Ｖｇｅが閾値電圧を跨いでから出力信号ＧＰＲの論理が反転するまでの時間を、操作信号ＩＮを入力としてオフ保持回路４８によって把握される充電処理指示時間の最小値以下とするように構成される。 - 特許庁

The PLL circuit is provided with a phase comparator 1, a charge pump 2, a loop filter 3, a voltage controlled oscillator 4 and a frequency divider 5, the frequency divider 5 is configured using CMOS logic circuits, and the phase comparator 1 and the charge pump 2 are configured using ECL circuits loaded with bipolar transistors.例文帳に追加

ＰＬＬ回路が、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えており、ＣＭＯＳロジック回路を用いて、分周器５を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成している。 - 特許庁

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

A plurality of specialized processing blocks in a programmable logic device, including multipliers and circuitry for adding results of those multipliers, can be configured as a larger multiplier by adding to the specialized processing blocks selectable circuitry for shifting multiplier results before adding.例文帳に追加

乗算器と、これらの乗算器の結果を加算する加算器のための回路網とを含むＰＬＤ内の複数の特殊処理ブロックは、加算する前に乗算器の結果をシフトするための選択可能な回路網を、該特殊処理ブロックに追加することによって、より大きな乗算器として構成され得る。 - 特許庁

The bitline and the sense amplifier are selectively connected to a logic input circuit by the bitline pair, moreover, the bit line pair is constituted so that it connects the true bitline and the complementary bitline before wordline activation related to a cell selected for writing operation.例文帳に追加

ビットスイッチ対は、ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合し、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力回路を真ビットラインおよび相補ビットラインに結合するように構成されている。 - 特許庁

To facilitate the construction of a scan pass to a resistor or memory on an integrated circuit such as FPGA or the like on a user side in a recording medium with scan pass constructing program recorded therein so as to enhance the testing efficiency of a user logic circuit constituted on the integrated circuit and shorten the development period thereof.例文帳に追加

スキャン・パス構築用プログラムを記録した記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上にレジスタやメモリに対するスキャン・パスを容易に構築することができるようにして、集積回路上に構成したユーザ・ロジック回路のテストの効率化と開発期間の短期化を図る。 - 特許庁

As a logic connection between an SGSN 12 of a CN 10 and a radio control device 22, a connection 121 for a PS (packet exchange processing) function for an existent packet communication service and a connection 122 for an MBMS service which is a novel high speed data communication are independently and separately arranged.例文帳に追加

ＣＮ１０のＳＧＳＮ１２と無線制御装置２２との間における論理コネクションとして、既存のパケット通信サービスのためのＰＳ（パケット交換処理）機能用コネクション１２１と、新たな高速データ通信であるＭＢＭＳサービスのためのコネクション１２２とを独立に分離して設ける構成とする。 - 特許庁

A self-constitution type memory is provided in a chip, the self- constitution type memory or other memory and a logic circuit in the chip in which a test circuit is constituted in a normal memory are tested by a tester HDL, the memory used for constitution of the test circuit can be operated as a normal memory.例文帳に追加

自己構成型のメモリをチップ内に設けて、テスタＨＤＬによりその自己構成型のメモリまたは通常のメモリにテスト回路を構成してチップ内の他のメモリやロジック回路をテストし、テスト回路の構成に用いたメモリを通常のメモリとして動作できるように再構成するようにした。 - 特許庁