「LOGIC」に関連した英語例文の一覧と使い方(179ページ目) - Weblio英語例文検索

To suppress decrease in access response performance for logical devices in accordance with access response speed requested to the logical devices in transferring data by using a plurality of paths by requesting input/output to a plurality of logic devices provided in external storage devices, respectively.例文帳に追加

外部記憶装置にそなえられた複数の論理デバイスに対して入出力要求を行なうことにより複数のパスを使用してデータ転送を行なう際に、論理デバイスに要求されるアクセスレスポンスの速度に応じて、論理デバイスのアクセスレスポンス性能の低下を抑止できるようにする。 - 特許庁

A CPU 11 includes an instruction execution part 111 which executes a program containing a debugging code; and a bus switching part 115 which inputs an access signal output from the instruction execution part 111 and performs access setting to an external bus 13 based on a logic address contained in the access signal.例文帳に追加

ＣＰＵ１１は、デバッグコードを含むプログラムを実行する命令実行部１１１と、命令実行部１１１から出力されるアクセス信号を入力し、アクセス信号に含まれる論理アドレスに基づいて外部バス１３にアクセス設定するバス切替部１１５とを備える。 - 特許庁

The CRC arithmetic circuit is constituted having a logic circuit that calculates a CRC code from transmission data through parallel processing based upon a predetermined arithmetic expression derived by analyzing an arithmetic step of calculating the CRC code from the transmission data through serial processing.例文帳に追加

本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 - 特許庁

Even during this time, the vacuum pump 22 continues its operation by the setting of a vacuum pump logic circuit 36, the CPU 31 initialized by restarting reads status information showing the operation state of the vacuum pump 22, and starts to control the vacuum pump 22 from that state again as needed.例文帳に追加

この間も、真空ポンプ２２は真空ポンプ制御ロジック回路３６の設定により動作を継続し、再起動により初期化されたＣＰＵ３１は真空ポンプ２２の動作状態を示すステータス情報を読み込んで、その状態から再び必要に応じて真空ポンプ２２の制御を開始する。 - 特許庁

Since the pulse width is expanded by the pulse width expanding logic circuit 23 and also a signal with an expanded pulse width and a timing control signal for performing logical operation are constituted of plural signals of different frequencies, a variable control range of the a change-over timing of an analog switch can be extended.例文帳に追加

パルス幅拡張用論理回路２３でパルス幅を広げるとともに、パルス幅を広げた信号と論理演算を行うタイミング制御信号を周波数の異なる複数の信号で構成するため、アナログスイッチＳＷの切替タイミングの可変制御範囲を広げることができる。 - 特許庁

The logic circuit section 35 controls data Data 1-3 with a clock signal selected from input and delayed clock signals CLK1-3 to generate new data d1-d5, outputs them as polyphase data and outputs the clock signals CLK1-3 as polyphase clock signals.例文帳に追加

論理回路部３５は、データData１〜３それぞれを、入力クロック信号、遅延入力クロック信号CLK1〜３から選ばれたクロック信号で制御して、新たなデータｄ１〜ｄ５を生成し、これを多相データとして出力し、かつ、クロック信号CLK1〜３それぞれを多相クロック信号として出力する。 - 特許庁

In the peripheral circuit region of the logic circuit on a semiconductor substrate 100, a first MOSFET is provided having a first gate insulating film 102A, comprising a first silicon oxide film with a relatively larger film thickness and a first gate electrode 103A comprising a polycrystalline silicon film.例文帳に追加

半導体基板１００のロジック周辺回路領域においては、相対的に大きい膜厚を持つ第１のシリコン酸化膜からなる第１のゲート絶縁膜１０２Ａと、多結晶シリコン膜からなる第１のゲート電極１０３Ａとを有する第１のＭＯＳＦＥＴが設けられている。 - 特許庁

To provide a semiconductor integrated circuit having reduced circuit scale and reduced power consumption while achieving desired processing throughput, by making the processing in the encryption and decryption of AES system be allocated to hardware having a core logic circuit and a microprocessor operating on the basis of software.例文帳に追加

ＡＥＳ方式の暗号化及び復号化における処理を、論理回路を中心とするハードウェアと、ソフトウェアに基づいて動作するマイクロプロセッサとに分担させることによって、所望の処理スループットを実現しつつ回路規模又は消費電力を低減した半導体集積回路を提供する。 - 特許庁

A buffer management logic controls the buffers so that an excess idle time accumulated by the printer 200 from non complex pages to be raster image processed is allocated to complex pages to optimize an average raster image processing time with respect to a speed of the printing engine 39.例文帳に追加

印刷装置２００がラスター像処理する複雑でないページから余った遊び時間を集めると、その遊び時間が複雑なページに割り当てられ、平均的なラスター像処理時間をプリントエンジン３９の速度に関して最適にするように、バッファ制御論理がバッファを制御する。 - 特許庁

The substrate bias control circuit includes first and second control circuits for controlling the threshold voltages of MIS transistors constituting the logic circuit, and an oscillation circuit that includes the MIS transistors formed on the semiconductor substrate, and is configured to vary the frequency of the oscillation output.例文帳に追加

前記基板バイアス制御回路は、該論理回路を構成するMISトランジスタのしきい値電圧を制御する第一および第二の制御回路と、該半導体基体に形成されたMISトランジスタを有し発振出力の周波数を可変とできるよう構成された発振回路を含む。 - 特許庁

Therefore, by sequentially shifting rise timing of the test clock signal TCK output from such a measuring instrument as logic tester or the like to count status of the master clock signal MCK in that rise timing, jitter of this master clock signal MCK can correctly be measured.例文帳に追加

従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる - 特許庁

To constitute a radio frame where an open slot and an open logic sub-channel exist prior to an uplink burst while conforming to IEEE802.16 Standards, in the partial usage of a sub-channel zone of an uplink for orthogonal frequency division multiple access.例文帳に追加

直交周波数分割多元接続方式の上りリンクのパーシャルユーセージオブサブチャネルゾーンにおいて、ＩＥＥＥ８０２．１６規格等標準規格に準拠したまま、アップリンクバーストの前に、空きスロットおよび空き論理サブチャネルが存在する無線フレームを構成することが可能とする。 - 特許庁

A step of a top module necessary for generating hardware logic simulation includes a step for converting an original unit test into an expansion unit test, and a step for generating an input pattern file by performing a unit test to the wrapper class by the expansion unit test.例文帳に追加

さらにハードウエアロジックシュミレーション発生に必要とするトップモジュールのステップは、オリジナルユニットテストを拡充ユニットテストに転換するステップ、拡充ユニットテストはラッパークラス（ｗｒａｐｐｅｒ ｃｌａｓｓ）に対してユニットテストを行い入力パターンファイルを発生するステップを含む。 - 特許庁

State data from a previous simulation associated with the control system logic and the simulation model is retrieved from memory to initialize another simulation run.例文帳に追加

エミュレートされることになるコントローラの制御システム論理とシミュレーションモデルとの間で共有メモリに対する共通アクセスを介して接続を確立する段階を含み制御システム論理及びシミュレーションモデルに関連した以前のシミュレーションからの状態データがメモリから検索されて、別のシミュレーション実行を初期化する。 - 特許庁

A second conductivity type semiconductor region 101 where a channel of an NMOS transistor included in a logic circuit block 202 is formed is lower in P type concentration than a second conductivity type semiconductor region 101 where channels of N-type (driving) transistors N1 and N2 in an SRM block 201 are formed.例文帳に追加

論理回路ブロック２０２に含まれるＮＭＯＳトランジスタのチャネルが形成される第２導電型半導体領域１０１のＰ型濃度が、ＳＲＡＭブロック２０１内のＮ型の（駆動）トランジスタＮ１,Ｎ２のチャネルが形成される第２導電型半導体領域１０１のＰ型濃度より低い。 - 特許庁

Each of frequency division data from a memory storing a plurality of frequency division data is sequentially and repetitively read and every time the frequency division data to be read are coincident with the number of pulses of a constant frequency signal generated from an oscillation circuit 2, a signal with an inverted logic level is outputted as a clock signal.例文帳に追加

複数の分周データが記憶されているメモリから分周データの各々を順次繰り返し読み出し、この読み出された分周データと、発振回路が発生した定周波数信号のパルス数とが一致する度に論理レベルの反転する信号をクロック信号として出力する。 - 特許庁

After resist is applied on a substrate, a region where a logic with patterns arranged at random is formed is subjected to a first exposure process, using the interference of light penetrating through slit grooves 3 and 4 located on each side of the line of a pattern provided on a Levenson phase shift mask.例文帳に追加

基盤上にレジストを塗布した後、レベンソン位相シフトマスクに設けられたパターンにおける線幅方向の両側のスリット溝３とスリット溝４とをそれぞれ透過する光の干渉を用いて、ランダムに配置されたパターン形状を有するロジック部の形成領域に対して１回目の露光を行う。 - 特許庁

The business consolidation server establishes a service request input 14 from a client as a default service XML 13A, generates a mapping XML 15 when there is an instruction from a process logic 11, deletes the service XML 13, attaches the XMLs, and requests task execution of a business supporting server 12.例文帳に追加

業務統合サーバは、クライアントからのサービス要求入力１４をデフォルトサービスＸＭＬ１３Ａとして構築し、プロセスロジック１１の指示があればマッピングＸＭＬ１５を生成、サービスＸＭＬ１３を削除し、これらＸＭＬを付属させて業務支援サーバ１２にタスク実行を依頼する。 - 特許庁

Consequently, elimination of the pull-up transistor 20 can suppress the through current generated in the pull-up transistor 20 and other logic elements in a drive signal generation circuit when the P-channel MOS transistor 1 is turned off in the conventional semiconductor device arising from the pull-up transistor 20.例文帳に追加

その結果、プルアップトランジスタ２０を排除したことから、プルアップトランジスタ２０に起因する従来の半導体装置において課題であった、Ｐチャンネル型ＭＯＳトランジスタ１のＯＦＦ時に駆動信号生成回路内のプルアップトランジスタ２０と他の論理素子とに生じる貫通電流を抑制できる。 - 特許庁

When a seventh input terminal TI131 is power fixed in a logic circuit module M1, a third multiplexer C13 always selects an output of a second multiplexer C12, and outputs the signal selected in the multiplexer C12 to a second output terminal TO12 as it is.例文帳に追加

論理回路モジュールＭ１では、第７の入力端子ＴＩ１３１を電源固定すれば、第３のマルチプレクサＣ１３は常に第２のマルチプレクサＣ１２の出力を選択し、この第２のマルチプレクサＣ１２で選択された信号はそのまま第２の出力端子ＴＯ１２に出力される。 - 特許庁

To provide a semiconductor device maintaining a current-driving capability and preventing the short channel effect by activating the impurities of a gate electrode in a FET for logic element without spoiling the quality of a gate insulator film in a FET for memory element and a method of manufacturing it.例文帳に追加

メモリ素子用ＦＥＴにおけるゲート絶縁膜の膜質を損なうことなく、ロジック素子用ＦＥＴにおけるゲート電極の不純物が活性化されることにより電流駆動能力が維持され、かつ短チャネル効果が防止された半導体装置およびその製造方法を提供する。 - 特許庁

In addition, since it is clear which signal source a clock synchronization element (flip-flop) to which clock is supplied from the logic circuit synchronizes with to operate, a clock tree with small clock skew and little power consumption is easily configured so that a circuit malfunction resulting from timing violation can be prevented.例文帳に追加

また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 - 特許庁

To provide a method for manufacturing a semiconductor device having both a logic more microscopic than a level of 0.18 μm and a flash memory, capable of easily and accurately manufacturing a groove type element separation, and to provide a semiconductor device.例文帳に追加

０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法および半導体装置を提供することを目的とするものである。 - 特許庁

The wireless printing logic also includes at least one application programming interface (API) object that provides an interface between the application and the hidden objects, and, at least one platform specific object that encapsulates several adaptive wireless printing tasks that are configured for operation on the platform.例文帳に追加

無線印刷論理はまた、アプリケーションと隠されたオブジェクトの間にインターフェースを提供する少なくとも１つのＡＰＩオブジェクトと、プラットフォーム上の動作について構成されたいくつかの適応印刷タスクをカプセル化する少なくとも１つのプラットフォーム固有のオブジェクトを含む。 - 特許庁

To solve the problem of a DRAM hybrid logic LSI being influenced by cobalt overreaction, due to heat treatment for forming a DRAM and a second heat treatment suppresses spikes from growing or cobalt from over-reacting, resulting in junction leakages or contact leakages by due to the influence of the heat treatment for forming the DRAM.例文帳に追加

ＤＲＡＭ混載ロジックＬＳＩでは、ＤＲＡＭ形成の熱処理によるコバルトの過剰反応の影響があり、第２の熱処理の際にスパイクの発生やコバルトの過剰反応が抑制されていて、ＤＲＡＭ形成の熱処理の影響により接合リークやコンタクトリークが生じる原因となる。 - 特許庁

An integration circuit 7 integrates inverter output terminal voltages Vu, Vv and Vw to convert them into flux information φu, φv and φw, and a logic converting part 8 logically converts the flux information φu, φv and φw into 120-degree conduction patterns S1' to S6'.例文帳に追加

また、積分回路７によりインバータ出力端子電圧Ｖｕ，Ｖｖ，Ｖｗを積分して磁束情報φｕ，φｖ，φｗに変換し、ロジック変換部８により前記磁束情報φｕ，φｖ，φｗをロジック変換して１２０°通電パターンＳ１´〜Ｓ６´を出力する。 - 特許庁

Corresponding to the determination to process the specified communication transaction, which originally defines the other processing node as the destination, by the third processing node 10c, the buffer control logic connected to the transaction buffer extracts the specified communication transaction from the transaction buffer and the transaction is processed by the third processing node 10c.例文帳に追加

元々は他の処理ノードを宛先とする特定の通信トランザクションが第三の処理ノードによって処理されるべきとの決定に応答して、トランザクション・バッファに結合されたバッファ制御論理は特定の通信トランザクションをトランザクション・バッファから取り出し、第三の処理ノードによって処理させる。 - 特許庁

The semiconductor device 3 comprises a Schmidt circuit 9, a power source circuit 10, a high voltage detecting circuit 11, a protective element 13, a logic gate 16 and an output circuit formed by a pnp transistor 17, which are formed on the same chip using a p-type silicon substrate.例文帳に追加

半導体装置３は、シュミット回路９と、電源回路１０と、高電圧検出回路１１と、保護素子１３と、論理ゲート１６と、ｐｎｐトランジスタ１７によって構成された出力回路とが、ｐ形シリコン基板を用いた同一のチップ上に形成された構成を有している。 - 特許庁

A BIST circuit 3 which tests the logic circuit 4 under test comprises a control circuit 11, a test pattern generation circuit 12, a first pattern generation circuit 13, a second pattern generation circuit 14, a signal compression pattern generation circuit 15 and a failure detection analysis circuit 16.例文帳に追加

被テスト回路である論理回路４をテストするＢＩＳＴ回路３には、制御回路１１、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、信号圧縮パターン生成回路１５、及び故障検出解析回路１６が設けられる。 - 特許庁

The logical function is applied to signal lines of a logic circuit from an external input signal line to the selected signal line among the marked signal lines, and is assigned according to a predetermined calculation rule for justifying the selected signal line.例文帳に追加

この論理関数はマークされた信号線のうち外部入力信号線から選択された信号線までの論理回路の信号線に対して適用される論理関数であって選択された信号線を正当化するための所定の演算規則に従って割り当てられたものである。 - 特許庁

To provide storage and conveyance facility capable of solving problems, such as degradation in work efficiency occurring at the time of conveying articles, complication of conveyance logic, congestion, attaining high efficiency of workers, high operability by the efficient usage of the equipment, and cost reduction by facility reduction.例文帳に追加

物品搬送時に発生する作業能率低下、搬送ロジックの複雑化、滞留、輻輳といった諸課題を解決し作業者の能率の向上、設備の効率的活用による稼働率向上と設備削減によるコストダウンを実現する保管搬送設備を提供する。 - 特許庁

To provide a method for spark discharge atomic emission spectrometric analysis for maximizing a measurement region as an analysis point configured on a surface of a sample, implementing a component analysis of a sample according to a multiple-analysis logic, and improving the accuracy of the component analysis and a speed of an analysis process.例文帳に追加

本発明は、試料面上に設定される分析点である測定領域の最大化を図り、多回分析ロジックに従った試料の成分分析を行い、成分分析の高精度化、分析処理の高速化を実現したスパーク放電発光分光分析方法に関する。 - 特許庁

A flip-flop moving means 104 refers to the arrangement result of logic cells and flip-flops and the arrangement/wiring result of a clock distribution circuit, supplying a clock signal to the flip-flops so as to move the flip-flops around a clock drive buffer in the final stage of the clock distribution circuit.例文帳に追加

フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。 - 特許庁

In other words, when the discrimination result of the signals 21 is a "0" level, the signals 22 of the bit line of a lower order bank receive no effect of the signals 21 of the upper bank and the result of a logic circuit, in which a precharge level is wired, is operated so that the result becomes output signals propagated from the signals 22.例文帳に追加

つまり、信号２１での判定結果が“０”レベルであれば下位バンクのビット線の信号２２は上位バンクの信号２１の影響を受けずに、プリチャージレベルがワイヤードオアされた論理回路の結果を信号２２から伝播し出力信号となるように動作する。 - 特許庁

A main control part 201 supplys as operation frequency B of a water solenoid valve 101 from a RAM 311 to an arithmetic and logic unit 308 to add +1, the operation frequency B of the solenoid valve 101 after totalized is stored in the same address of the RAM 311, and holds it in a register 312.例文帳に追加

主制御部２０１は、ＲＡＭ３１１からの水電磁弁１０１の動作回数Ｂを演算論理ユニット３０８に供給して＋１積算し、積算後の水電磁弁１０１の動作回数ＢをＲＡＭ３１１の同一アドレスに記憶するとともにレジスタ３１２に保持する。 - 特許庁

A counter 24 executes counting based on the up-pulse or the down-pulse, an H-side and L-side comparators 25, 26 and an AND-circuit 27 invert a logic of the Z-phase output pulse from a L-level to an H-level in a period when a counted value comes between the first and second determination values.例文帳に追加

カウンタ２４は、アップパルス又はダウンパルスに基づいて計数を実施し、Ｈ側及びＬ側コンパレータ２５，２６及びアンド回路２７は、そのカウント値が第１及び第２判定値間となる期間においてＺ相出力パルスの論理をＬからＨレベルに反転させる。 - 特許庁

In the case that a usual transmission mode (M=0) is designated by a mode signal M, four drivers 31-34 in a transmission unit 11 are activated by outputs of logic circuits 21-24 so as to execute parallel signal transmission using all of four signal lines L0-L3 which are terminated by resistors.例文帳に追加

モード信号Ｍにより通常伝送モード（Ｍ＝０）が指定された場合には、各々抵抗終端された４本の信号線Ｌ０〜Ｌ３の全てを用いたパラレル信号伝送が実行されるように、送信ユニット１１中の４個のドライバ３１〜３４をロジック２１〜２４の出力で活性化させる。 - 特許庁

A data holding circuit (100) is structured by at least three flip- flop circuits (FF1 to FF) which input the same signal, and a majority logic circuit (MJR) which outputs a signal corresponding to a threshold value occupied in a majority or more out of these outputs of the flip-flop circuits.例文帳に追加

同一の信号を入力とする少なくとも３個のフリップフロップ回路（ＦＦ１〜ＦＦ）と、これらのフリップフロップ回路の出力のうち過半数以上を占める論理値に応じて信号を出力する多数決論理回路（ＭＪＲ）とによりデータ保持回路（１００）を構成した。 - 特許庁

A signal to be inputted into a transistor M3 of the logic input circuit 10 is generated from a switching signal and a signal to be input into the terminal EN by an inverter IV3 and an AND gate A0, and the transistor M3 is used to control a current flowing to a transistor M2.例文帳に追加

インバータＩＶ３及びＡＮＤゲートＡ０により、スイッチング信号、及び端子ＥＮに入力される信号から論理入力回路１０のトランジスタＭ３のゲートに入力する信号を生成し、そのトランジスタＭ３を用いてトランジスタＭ２に流れる電流を制御する。 - 特許庁

To reduce the load of program preparation for network management in a controller equipped with programmable logic controllers A1, B1, and C1 with which a device such as an equipment to be controlled or a sensor is connected, display devices A2, B2, and C2 corresponding to them, and host computer for controlling them.例文帳に追加

制御対象機器１２やセンサ１３などのデバイスが接続されるプログラマブル・ロジック・コントローラＡ１，Ｂ１，Ｃ１と、それに対応する表示装置Ａ２，Ｂ２，Ｃ２と、それらを制御するホストコンピュータ１１とを備える制御装置において、ネットワーク管理のためのプログラム作成の負担を軽減する。 - 特許庁

An image signal, i.e., DATA, is subjected to pixel modulation at a modulating section 78 and a logic element 70 turns a switch 79 on/off by ORing the output signal from the modulating section 78 and a full lighting signal FULL from a sequence controller 77 thus controlling the pulse current of a laser 73A.例文帳に追加

画像信号であるＤＡＴＡは、変調部７８において画素変調され、その出力信号とシーケンスコントローラ７７からのフル点灯信号ＦＵＬＬのＯＲを出力する論理素子７０によりＯＮ／ＯＦＦするスイッチ７９によって、レーザ７３Ａのパルス電流は制御される。 - 特許庁

The semiconductor integrated circuit device is equipped with a logic circuit including MIS transistors formed on a semiconductor substrate, wherein substrate bias control circuit is provided for balancing a first substrate bias voltage Vbp0, which is applied to a first conductive MIS transistor, and a second substrate bias voltage Vbn0, which is applied to a second conductive MIS transistor.例文帳に追加

半導体基体に形成されたMISトランジスタを含む論理回路を備える半導体集積回路において、第１導電型のMISトランジスタに印加する第１基板バイアス電圧Vbp0と第２導電型のMISトランジスタに印加する第２基板バイアスVbn0とをバランスさせる基板バイアス制御回路を設ける。 - 特許庁

An AND logic of a plurality of signals S24-1 to S24-4 and a plurality of interrupt request signals S15-1 to S15-4 given from the outside is obtained by a plurality of interrupt modules 30-1 to 30-4, and signals S31-1 to S31-4 are respectively outputted.例文帳に追加

複数の割込みモジュール３０−１〜３０−４〜により、複数の信号Ｓ２４−１〜Ｓ２４−４と、外部から与えられる複数の割込み要求信号Ｓ１５−１〜Ｓ１５−４とのＡＮＤ論理が求められ、各信号Ｓ３１−１〜Ｓ３１−４がそれぞれ出力される。 - 特許庁

After the formation of first electrodes 2 and second electrodes 3 at the growth starting side end sections and the growth terminating side end sections of the carbon nanotubes 1, interlayer insulating films 9 are formed, and then the semiconductor device 100 is completed, with a logic circuit comprising an n-type FET (field effect transistor) 20n and a p-type FET 20p mounted thereon.例文帳に追加

カーボンナノチューブ１の成長起点側及び終点側の端部に第１及び第２の電極２，３を形成した後、層間絶縁膜９を成膜し、ｎ型ＦＥＴ２０ｎ及びｐ型ＦＥＴ２０ｐからなる論理回路を実装した半導体装置１００を完成する。 - 特許庁

To provide a data aggregating type PLC (programmable logic controller), which is mounted on control equipment, aggregates/integrally manages control data held by a plurality of connected PLCs, sensors and devices, and simply controls the plurality of PLCs, sensors and devices at the same time of day.例文帳に追加

制御機器に搭載されるＰＬＣにおいて、接続される複数のＰＬＣやセンサや装置が持つ制御データを集約・一元管理すると共に、これら複数のＰＬＣ、複数のセンサおよび装置を同時刻に簡便に制御するデータ集約型ＰＬＣを提供すること。 - 特許庁