「LOGIC」に関連した英語例文の一覧と使い方(181ページ目) - Weblio英語例文検索

This clock output terminal CKOT is formed at the central part of the logic chip 7, and clock signal wiring CKIO is connected with each of clock signal input terminals CKIN of memories 3-6 arranged near the peripheral part with the clock signal output terminal CKOT as a center.例文帳に追加

このクロック出力端子ＣＫＯＴは、該ロジックチップ７の中心部に形成され、クロック信号配線ＣＫＩＯが、該クロック信号出力端子ＣＫＯＴを中心に、周辺部近傍に配置されたメモリ３〜６のクロック信号入力端子ＣＫＩＮにそれぞれ接続されている。 - 特許庁

To provide a semiconductor device wherein a transistor in a logic area is covered with a film having stress to improve performance and the balance among transistors is ensured in an SRAM area to suppress the generation of leak current, and to provide its manufacturing method.例文帳に追加

ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができる半導体装置及びその製造方法を提供する。 - 特許庁

In this semiconductor device, a transistor used in an analogue circuit part, particularly in a high frequency circuit, a power supply circuit and a data recovery circuit has the same or a longer gate length as or than that of a transistor used in a digital circuit part (logic circuit part).例文帳に追加

半導体装置内のアナログ回路部、特に高周波回路、電源回路及びデータ復調回路で使用しているトランジスタと、デジタル回路部（ロジック回路部）で使用しているトランジスタとにおいて、アナログ回路部内のトランジスタのゲート長をデジタル回路部内のトランジスタのゲート長以上とする。 - 特許庁

The device is provided with at least one memory areas consisting of plural writing and/or reading ports (two writing ports and two reading ports, for example) which can be used independently in addition to general programmable logic areas 30 and programmable mutual connection.例文帳に追加

一般的なプログラマブルロジック領域３０ならびにプログラマブル相互接続に加えて、独立して使用することが可能な複数の書き込みおよび／または読み取りポート（例えば２つの書き込みポートおよび２つの読み取りポート）からなる少なくとも１つのメモリ領域を備える。 - 特許庁

This object estimation system registers estimation logic describing prices for every kind of each component, divides inserted objects into components, reconfigures the object by connecting each component with an amount calculation parameter and calculates an amount as an estimation price of the object.例文帳に追加

各構成要素の種別毎の対価を記述した見積もりロジックを事前に登録しておき、投入されたオブジェクトを構成要素に分割し、各構成要素と金額算定パラメータを結び付けてオブジェクトを再構成し、オブジェクトの見積もり対価としての金額を算定する。 - 特許庁

Thus, by combining the combination of the piece 16 and the lever 52 with the combination of the discrimination piece and the interference piece, many kinds of combination of an image forming device and the process cartridge are obtained at low cost while saving space without requiring new electric logic.例文帳に追加

これにより、押圧片１６と操作レバー５２の組み合わせと、識別片１８と干渉片８０の組み合わせを組み合わせることにより、新たな電気的なロジックを必要とせずに、低コスト及び省スペースで多種の画像形成装置とプロセスカートリッジの組み合わせを作ることができる。 - 特許庁

To reduce labor for the preparation of a program for network management with respect to a controller provided with plural programmable logic controllers(PLCs) to be connected to devices such as equipment to be controlled and sensors, plural display devices corresponding to respective PLCs and a host computer for controlling these devices.例文帳に追加

制御対象機器１２やセンサ１３などのデバイスが接続されるプログラマブル・ロジック・コントローラＡ１，Ｂ１，Ｃ１と、それに対応する表示装置Ａ２，Ｂ２，Ｃ２と、それらを制御するホストコンピュータ１１とを備える制御装置において、ネットワーク管理のためのプログラム作成の負担を軽減する。 - 特許庁

The server device 6 calculates a fare for the acquired verification object information with a logic different from the station service device, and outputs data related to this verification object information if the calculated fare is not matched to the fare of the settlement processing performed in the station service device.例文帳に追加

また、サーバ装置６は、駅務装置とは異なるロジックで取得した検証対象情報に対する運賃を算出し、ここで算出した運賃が駅務装置で行われた精算処理の運賃と一致していなければ、この検証対象情報にかかるデータを出力する。 - 特許庁

In the device where DRAMs are mixedly mounted, a gate electrode 2 at a logic section is set to a double structure of CoSi/D-α (D-Poly), and a gate electrode 3 at a DRAM section is set to a double structure of Wsi/D-α (D-P) having an SAC(self alignment contact) structure.例文帳に追加

ＤＲＡＭ混載デバイスにおいて、ロジック部のゲート電極２をＣｏＳｉ／Ｄ−α（Ｄ−Ｐｏｌｙ）の二重構造にし、ＤＲＡＭ部のゲート電極３はＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ Ｃｏｎｔａｃｔ）構造を有したＷｓｉ／Ｄ−α（Ｄ−Ｐｏｌｙ）の二重構造にした。 - 特許庁

A controlling circuit selects a first memory cell in which a reading current flowing after a selection transistor is turned on becomes a maximum value as a first reference cell from a first cell array under a state that the same first logic causing a resistance value to increase is stored in all of a plurality of first memory cells.例文帳に追加

制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。 - 特許庁

A plurality of internal storage elements existing in the logic block are represented by one or a plurality of internal latches, and with respect to delay values between the terminals and the internal latches and between the internal latches and the terminals, the largest delay value is selected among a plurality of delay values to represent the delay values.例文帳に追加

また、論理ブロック内にある複数の内部記憶素子は、１又は複数のインターナルラッチによって代表させ、端子とインターナルラッチ及びインターナルラッチと端子間のディレイ値も複数あるディレイ値の中から最大のものを選択し、これによってディレイ値の代表値とする。 - 特許庁

Then, the logic circuit 105 calculates each value of the generated current so that amplitude of each of oscillation output signals becomes a desired value according to reference voltage as the optimal value based on comparison results output from comparators 104 and 114 at each stage.例文帳に追加

そして、ロジック回路１０５は、各段階において比較器１０４および１１４から出力された比較結果に基づいて、発振出力信号のそれぞれの振幅が参照電圧に応じた所望値になるような、発生電流のそれぞれの値を最適値として求める。 - 特許庁

The latch circuit 1 constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit is a latch circuit for testing a power source which reverses surely a stored and held logic value when power source voltage is dropped from the rated voltage to the prescribed voltage.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路１は、電源電圧が定格電圧から所定の電圧に低下したときに記憶保持する論理値を確実に反転させる電源検査用ラッチ回路である。 - 特許庁

The ferromagnetic memory is connected to an A/D conversion circuit for converting an analog signal outputted from a sensor to a digital signal as a memory for preserving obtained measured data, the writing or reading of measured data with respect to the memory is performed directly by the logic circuit synchronized with a system clock.例文帳に追加

センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路に、得られた計測データを保存するためのメモリとして強誘電体メモリを接続し、該メモリに対する計測データの書込み又は読出しをシステムクロックと同期したロジック回路によりダイレクトに行う。 - 特許庁

This processor including an order fetch unit operating to fetch an order related to a plurality of processor threads, a decoder responding to the order fetch unit, an issue logic responding to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads is provided.例文帳に追加

複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁

The semiconductor device is provided with N pads 211, 212, 213 connected to the arbitrary number (N) of logic circuit blocks 011, 012, 013, in which they are neared respectively to be arranged, and a wire 611 connecting the M (M≤N) pads out of the N pads and a lead frame 511 by a time bonding.例文帳に追加

任意の個数（Ｎ個）の論理回路ブロック０１１，０１２，０１３に接続され、それぞれが近接して配置されたＮ個のパッド２１１，２１２，２１３と、前記Ｎ個のパッドうちＭ（Ｍ≦Ｎ）個のパッドとリードフレーム５１１が一回のボンディングで接続されたワイヤー６１１を備えたものである。 - 特許庁

This device comprises a first circuit block 10 that includes an output buffer 12 driven by a first power supply 11, and a second circuit block 20 that includes a first inverter circuit 21 at the front stage and a second inverter circuit 31 that is a logic gate at the rear stage of the first inverter circuit 21.例文帳に追加

基板上に、第１の電源１１により駆動される出力バッファ１２を含む第１の回路ブロック１０と、初段の第１のインバータ回路２１及び該第１のインバータ回路２１の後段の論理ゲートである第２のインバータ回路３１を含む第２の回路ブロック２０とを備えている。 - 特許庁

Furthermore, client assistance management for failure diagnosis and the self-healing can be provided by connecting a client assistance failure detection logic with a resource director unlike the conventional server farm in which management of failure diagnosis and the self-healing depends only on the capability of a resource director.例文帳に追加

さらに、障害診断および自己修復の管理がリソース・ディレクタの能力だけに依存する従来のサーバ・ファームと異なり、本発明においては、クライアント支援障害検出ロジックをリソース・ディレクタと接続して、障害診断および自己修復のクライアント支援管理を提供できる。 - 特許庁

This device comprises a node judgment waveform number reducing step S4 for reducing the number of waveforms used as an input for an electric power consumption library F4 by deleting input signal waveforms, when a redundant input and consuming power are almost not present, based on the results of an executed logic simulation step S3.例文帳に追加

実行した論理シミュレーションステップＳ３の結果から冗長な入力や消費する電力が殆どない場合の入力信号波形を削除し消費電力ライブラリＦ４の入力とする波形数の低減を行うノード判定波形数低減ステップＳ４を有する。 - 特許庁

Therefore, by combining the combination of the pressing piece 16 with the control lever 52, with the combination of the identification piece 18 with the interference piece 80, the combination of the various image forming devices with the process cartridge can be made with the low cost and the space saving without requiring the new electric logic.例文帳に追加

これにより、押圧片１６と操作レバー５２の組み合わせと、識別片１８と干渉片８０の組み合わせを組み合わせることにより、新たな電気的なロジックを必要とせずに、低コスト及び省スペースで多種の画像形成装置とプロセスカートリッジの組み合わせを作ることができる。 - 特許庁

A voltage shortage of a battery is detected by a voltage detection circuit 10 and a hysteresis comparator circuit 11, and in this detection, a voltage shortage is notified by providing a programmable logic device 12 restraining operation signals of an opening section 7 and forcefully operating a relay circuit 13 of a mechanical brake.例文帳に追加

電圧検出回路１０及びヒステリシスコンパレータ回路１１によりバッテリの電圧不足を検出し、この検出では操作部７による操作信号を抑止し、かつ機械ブレーキのリレー回路１３を強制動作させるプログラマブル・ロジック・デバイス１２を設けることでバッテリ電圧不足を知らせる。 - 特許庁

All test patterns are sequentially inputted in the logic integrated circuit 3 which is the test target from application software of a test pattern input/output controller 4 composed of a PC, its output is read by the test pattern input/output controller 4, and an output pattern 6 is created.例文帳に追加

ＰＣで構成されたテストパターン入出力制御装置４上のアプリケーションソフトから試験対象となる論理集積回路３に全てのテストパターンを順次入力し、その出力をテストパターン入出力制御装置４に読み出しアウトプットパターン６を作成する。 - 特許庁

In the data latch circuit 11, a node FUADD is pre-charged to 'H' by a pre-charge circuit 14 prior to programming, further, 'H' is pre-set when the fuse 10 is to be programmed, by a pre-set circuit 12 by a fail address FAADD and a logic of a latch signal LATCHp.例文帳に追加

データラッチ回路１１は、プログラムに先立ち、プリチャージ回路１４により、ノードＦＵＡＤＤが“Ｈ”にプリチャージされ、更にプリセット回路１２により、フェイルアドレスＦＡＡＤＤとラッチ信号ＬＡＴＣＨｐの論理によって、ヒューズ１０がプログラムすべきものである場合に“Ｈ”がプリセットされる。 - 特許庁

A procedure (user program) for controlling operations of input and output equipment 4... by a programmable logic controller 2 is prepared on a ladder window by using a ladder editor 32a, and a screen (user screen) for displaying states of the input and output equipment 4... by a programmable display 1 is prepared on the plotting window by using a plotting editor 32b.例文帳に追加

ＰＬＣ２が入出力機器４…の動作を制御する手順（ユーザプログラム）をラダーエディタ３２ａを用いてラダーウインドウ上で作成し、プログラマブル表示器１が入出力機器４…の状態を表示するための画面（ユーザ画面）を作画エディタ３２ｂを用いて作画ウインドウ上で作成する。 - 特許庁

In a processing unit 2 that is a device to be discriminated, a response code is obtained by performing the code conversion of the discrimination code outputted from the copying machine main body 1 by a code converter 25 by the same logic as the code converter 19, and the response code is returned to the input port of the copying machine main body 1.例文帳に追加

被識別装置であるプロセスユニット２では、複写機本体１から出力される識別符号を、符号変換機２５で符号変換機１９と同一の論理により符号変換して応答符号を得、この応答符号を複写機本体１の入力ポートへと返す。 - 特許庁

Generally speaking, to be able to respond, each interactive GUI component needs to register to an event listener and needs to implement an event handler.As you can see, NetBeans IDE handles hooking up the event listener for you, so you can concentrate on implementing the actual business logic that should be triggered by the event.例文帳に追加

一般に、応答できるためには、対話型の GUI コンポーネントがイベントリスナーに登録され、イベントハンドラを実装する必要があります。 イベントリスナーの関連付けは NetBeans IDE によって自動的に行われるので、開発者はそのイベントでトリガーする実際のビジネスロジックの実装に専念できます。 - NetBeans

For each entity class the IDE also created JSF converter and controller classes in the hibernatesample.jsf package.Each JSF converter class implements the javax.faces.convert.Converter interface defined by JavaServer Faces and performs the work of converting instances of the corresponding entity class to String objects and vice versa.The IDE generated three utility classes in the hibernatesample.jsf.util package containing the general JSF logic used by the JSF controllers.例文帳に追加

各 JSF コンバータクラスは、JavaServer Faces で定義されている javax.faces.convert.Converter インタフェースを実装し、対応するエンティティークラスのインスタンスと文字列型のオブジェクトの間の変換を行います。 hibernatesample.jsf.util パッケージ内には、JSF コントローラによって使用される汎用の JSF ロジックを含む 3 つのユーティリティークラスが生成されます。 - NetBeans

Shushigaku is a comprehensive system of philosophy covering political science, ontology (the theories of ri and ki), exegetics ("The Four Books", etc), ethics (theory of 'Sei soku ri'), methodology (theory of 'Kyokei Kyuri'), amongst others, and Zhu Xi was great enough to develop an extremely consistent logic in that system. 例文帳に追加

朱子学は政治学、存在論（理・気説）、注釈学（『四書集注』等）、倫理学（「性即理」説）、方法論（「居敬窮理」説）などを全て包括する総合的な哲学大系であって、朱子の偉大さはその体系内にはあっては極めて整合性の取れた論理を展開した点にある。 - Wikipedia日英京都関連文書対訳コーパス

The arbitration mechanism includes hardware output interlock of the redundant controllers which surely uses a logic for automatically determining what controller of the redundant controllers is an active controller and output controlled only by the active controller as input to at least one device.例文帳に追加

アービトレーション機構は、冗長コントローラのうちのどのコントローラがアクティブ・コントローラであるかを自動的に決定するロジック、およびアクティブ・コントローラのみによって制御される出力を少なくとも１つの装置への入力として確実に使用可能にする冗長コントローラのハードウェア出力インターロックを含む。 - 特許庁

An executable thread selection logic connected between the thread state storage of the first layer and the thread storage function of the second layer selectively replaces the thread state between the limited number of executable storage register stages of the first layer and the thread storage function of the second layer.例文帳に追加

第１の層のスレッド状態ストレージと第２の層のスレッド・ストレージ機能の間に結合された実行可能スレッド選択論理は、第１の層の限定された数の実行可能なスレッド・レジスタ状態と第２の層のスレッド・ストレージ機能の間でスレッド状態を選択的に交換する。 - 特許庁

・The "Decision Logic 3.5.1" in GHS 3.5.5.1 starts with the question, "Are there data on the mutagenicity of the substance?" The phrase "data on mutagenicity" basically refers to all data obtained from in vitro or in vivo mutagenicity/genotoxicity tests that are generally used.例文帳に追加

・GHS 3.5.5.1「物質の判定論理3.5.1」の判断樹の出発点において、"当該物質に変異原性に関するデータがあるか？"とあるが、ここでいう変異原性に関するデータとは、原則としてin vitro あるいはin vivo の全ての通常用いられる変異原性試験あるいは遺伝毒性試験から得られるデータを意味する。 - 経済産業省

Therefore, the schools of Hokke Sect line and religious groups which intend to succeed these Nichiren's words insist that the punishments exist at present and the reward and punishment for the person who libels the Hoke-kyo Sutra or Namu Myoho Renge-kyo Sutra and the person who admires it will be shown clearly in accordance with the logic in the Hoke-kyo Sutra. 例文帳に追加

したがって、これら日蓮の遺訓を汲む法華系宗派や教団では、罰は現前として存在し、法華経あるいは南無妙法蓮華経を誹謗する者と、讃嘆する者との賞罰は、法華経の経文に示される道理で、現証に照らして明白如実に顕れるとする。 - Wikipedia日英京都関連文書対訳コーパス

He explains that, in short, money is something without feelings, and 'it acts by nature's sense'--there is interposition of the logic of right and wrong--therefore, money is gathered to those who treat it with respect; he says it is a skill to save money, so it is irrelevant to the actions in former lives or the Will of Heaven. 例文帳に追加

つまり、金とは非情のものであり、「天の随（まにまに）なる計策（たばかり）」、自然の道理によって動くもので、善悪の論理は介在しないこと、金銭を尊重するひとのところに集まるもの、金銭をためることは技術なのだ、だから、前業も天命も関係ない、と。 - Wikipedia日英京都関連文書対訳コーパス

This was done to remove logic duplication as well as to allow the implementation of a stackable storage approach, where users could configure LiveUser to first call a cache storage layer, which in turn would fetch the necessary data on demand from the actual storage layer. 例文帳に追加

この分割により、ロジックの重複が排除され、ストレージ層をスタッカブルな形式で実装できるようになりました。 つまり、まず最初にキャッシュストレージを参照し、その後で必要に応じて実際のストレージ層のデータを取得するといったようにLiveUser を設定できるようになったのです。 - PEAR

An edge node 2 is configured to include a service information processing section that transfers the control information of the service network transmitted from the service network 7 through a logic tunnel 5a for control information transfer of the service network set to a control information link 5 to the service network 8.例文帳に追加

エッジノード２は、サービスネットワーク７から送信されたサービスネットワークの制御情報を、制御情報リンク５に設定されたサービスネットワークの制御情報転送用の論理トンネル５ａを通して、サービスネットワーク８へ向けて転送するサービス情報処理部を備える構成とした。 - 特許庁

The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進カウンタでカウントし、１サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

In the logic circuit 10, a recessed LOCOS oxide film 45 is employed that is formed such that an upper surface thereof is flush with the upper surface of the semiconductor substrate 30 and that insulates a p-type MOS transistor element from an n-type MOS transistor element which constitute a CMOS transistor element.例文帳に追加

ロジック回路１０では、上表面が半導体基板３０上表面と同一平面に収まるように形成された、ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜４５が採用されている。 - 特許庁

It is inspected whether write of a fuse element 16 is performed normally or not by providing a write inspection mode, detecting potential difference of an operation amplifier output terminal 24 before and after setting of the write inspection mode, and confirming that inversion of a logic is not performed in an output terminal 12 of the ROM circuit.例文帳に追加

書き込み検査モードを設け、書き込み検査モードの設定前後でオペアンプ出力端子２４の電位差を検出し、ＰＲＯＭ回路の出力端子１２においてロジックの反転のないことを確認することで、ヒューズ素子１６の書き込みが正常に行われたかを検査する。 - 特許庁

A system for a computing device (100) including at least one console (105) according to the present invention comprises a boot logic (110) configured to detect whether communication with the console (105) is functioning or not and to allow the computing device (100) to boot with a non-functioning console.例文帳に追加

本発明にかかる少なくとも１つのコンソール（１０５）を含むコンピューティングデバイス（１００）のためのシステムは、前記コンソール（１０５）との通信が機能しているか否かを検出し、前記コンピューティングデバイス（１００）が機能してないコンソールでのブートを可能にするように構成されるブートロジック（１１０）を具備する。 - 特許庁

To provide a logic simulator capable of highly accurately measuring the AC characteristics of external input pin of an LSI on an LSI tester with a test pattern for easily verifying the AC characteristics by preparing this test pattern without increasing the number of input terminals of a real device.例文帳に追加

実デバイスの入力端子数を増加することなく容易にＡＣ特性を検証するテストパターンを作成し、この作成したテストパターンでＬＳＩの外部入力ピンのＡＣ特性をＬＳＩテスタ上で高精度に測定可能な論理シミュレーション装置を提供する。 - 特許庁

An embodiment includes logic such as hardware and/or a code to map content of a device such as a mobile device, a laptop, a desktop, or a server to a two-dimensional field or table, and to map a pose or movement of a user to coordinates within the table to provide access to the content by the user.例文帳に追加

実施形態は、モバイル・デバイス、ラップトップ機、デスクトップ機、サーバなどのデバイスの内容を２次元のフィールドまたはテーブルにマッピングし、ユーザによる内容へのアクセスを提供するためにユーザのポーズまたは運動をテーブル内の座標にマッピングする、ハードウェアおよび／またはコードなどの論理を含む。 - 特許庁

Further, a management server is provided for simultaneously managing the logic labels to be used for the respective nodes and the transfer path of a packet to be transferred is determined from the databases 2-1 to 2-5 for managing the information of labels available for the respective nodes, the address of the transmission source of the relevant packet and the address of a transmission destination.例文帳に追加

さらに、各ノードで利用される論理ラベルを一括管理する管理サーバを設け、各ノードで使用可能なラベル情報を管理するデータベース２−１〜２−５と、転送すべきパケットの送信元のアドレスと送信先のアドレスから当該パケットの転送パスを決定する。 - 特許庁

Source electrode lines of MOS transistors in logic and memory circuits are kept at a ground potential in an active mode, and ground source electrode lines are kept at a voltage higher than the ground potential in an unselected standby mode, thereby reducing a gate tunnel leakage current of the MOS transistor without destroying data.例文帳に追加

論理回路およびメモリ回路におけるＭＯＳトランジスタのソース電極線を動作時には接地電位に保ち、選択されない待機時には接地ソース電極線を接地電位より高い電圧に保つことによりデータを破壊することなくＭＯＳトランジスタのゲートトンネルリーク電流を低減する。 - 特許庁

In a logic arithmetic processing part 2A, a job which forms an allocation candidate is selected from each job stored in a jog memory part 12 by logically composing and using, and the basis of a composite rule stored in a composite rule memory part 11, a rule designated by the composite rule.例文帳に追加

論理演算処理部２Ａでは、複合ルール記憶部１１に記憶されている複合ルールに基づき、その複合ルールで指定されているルールを論理的に複合して用いることにより、ジョブ記憶部１２に記憶されている各ジョブから割付候補となるジョブを選択する。 - 特許庁

To provide a battery-less type program controllable RFID transponder with a logic circuit which is incorporated with a CPU so as to be integrated into one chip or made connectable to the outside so as to be made intelligent, by efficiently generating an induced electromotive force and stably supplying power to another circuit.例文帳に追加

誘導起電力を効率的に発生させると共に他回路への電力供給を安定して行うことによりＣＰＵを内蔵してワンチップ化し又は外部接続可能としてインテリジェンス化させることができる、バッテリーレス型プログラム制御可能な論理回路付きＲＦＩＤ応答器を得る。 - 特許庁