「LOGIC」に関連した英語例文の一覧と使い方(184ページ目) - Weblio英語例文検索

The image sensor comprises a logic unit, and a photoreceptor unit having a plurality of photodiodes, wherein the photodiode regions adjacent to the photoreceptor unit are isolated from each other by a field ion-implantation region 20 formed under the surface of a semiconductor substrate, and a dielectric 30 formed on the upper part of the semiconductor substrate.例文帳に追加

ロジック部と複数のフォトダイオードを有する受光部とからなるイメージセンサにおいて、前記受光部に隣接するフォトダイオード間の領域は、半導体基板表面の下部に形成されたフィールドイオン注入領域２０と前記半導体基板の上部に形成された絶縁膜３０とによって前記フォトダイオードが分離されている。 - 特許庁

A control logic processor 44 is in control signal communication with the focus adjustment mechanism to adjust focus position, and is in image data communication with the image detector array for receiving image data obtained by the image detector array and with a memory 48 for storing the received image data corresponding to each of the sequence of focus positions.例文帳に追加

制御ロジックプロセッサ４４は、焦点調整機構と制御信号通信状態にあって、焦点位置を調整し、検出器アレイとイメージデータ通信状態にあって、検出器アレイによって得られたイメージデータを受領し、焦点位置列の各々に対応する受領されたイメージデータを記憶するメモリ４８を有する。 - 特許庁

As an embodiment of a CMOS or CMIS (Complementary Metal Insulator Semiconductor) type LSI, an effective gate length is made to be long by curving gate electrode shapes of both sides of a P-channel FET and an N-channel FET, constituting some logic gates, in a planar manner by using proximity effect.例文帳に追加

本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 - 特許庁

In one typical embodiment, a radiation measurement collecting system is provided, which comprises a first program logic element for collecting a radiation measurement as a radiation measurement to be collected when the presence and the motion of an object are detected.例文帳に追加

典型的な一実施形態では放射線測定値収集システムが提供され、この放射線測定値収集システムは、対象物の存在が検出され、且つ、対象物の動きが検出されるときに、放射線測定値を収集される放射線測定値として収集するための第１のプログラム論理素子を有する。 - 特許庁

A software model of the SoC device is operated according to a test program having made the trouble occur in the hardware model simulation, and memory access, an update wait of a memory, register access, and an update wait of a register occurring in a process of the operation are recorded in a log in order of the occurrence while each of them is converted into an RTL (Register Transfer Logic).例文帳に追加

ハードウェアモデルシミュレーションにて不具合を発生させたテストプログラムにしたがって、そのＳｏＣデバイスのソフトウェアモデルを動作させ、その動作の過程で発生するメモリアクセス、メモリの更新待ち、レジスタアクセス、およびレジスタの更新待ちの各々をＲＴＬに変換しつつその発生順にログに記録する。 - 特許庁

A bottom plate sampling period and a non-overlap period of the clock signal supplied to place the switched capacitor circuit in operation are made adjustable in timing by a control means to avoid a timing failure and a clock signal generating circuit can be constituted without increasing the area of a logic circuit determining the respective periods.例文帳に追加

スイッチドキャパシタ回路を動作させるために供給するクロック信号のボトムプレートサンプリング期間と、ノンオーバーラップ期間を制御手段により、タイミングを調整可能にする事により、タイミング破綻を回避する事が出来、且つ前記それぞれの期間を決定付ける論理素子の面積を増大させる事なく構成できる。 - 特許庁

When a deceleration operation regardless of an established deceleration pattern is repeated, the control logic of a program control circuit is gradually changed so that the vehicle speed range enabling the travelling energy to be effectively recovered by a battery is adapted to the drive operation, whenever such drive operation is repeated.例文帳に追加

設定されている減速パターンによらない減速操作が繰り返し行われるときには、そのような運転操作が繰り返されるたび毎に、走行エネルギを有効に電池に回収することができる車速の領域をその運転操作に適応するように、僅かづつプログラム制御回路の制御論理を変更する。 - 特許庁

The turbine fuel controller 14 includes a fuel integrity control logic 66 configured to control a volume of the first fuel 28 in the first fuel line 46 to maintain a first fuel integrity, while the turbine engine 12 is operating on the second fuel 30 rather than the first fuel 28.例文帳に追加

タービン燃料コントローラ１４は、タービンエンジン１２が第１の燃料２８ではなく第２の燃料３０で作動している間、第１の燃料健全性を維持するために、第１の燃料ライン４６内の第１の燃料２８の量を制御するように構成された燃料健全性制御ロジック６６を含む。 - 特許庁

A data element rearrangement logic 808 responds to a signal for designating the endian mode and a signal for designating the data element size, in order to rearrange the read bytes so that the data elements will not change, regardless of the endian mode used by the memory at the time of storing them in the SIMD register 812.例文帳に追加

データ要素再整理ロジック８０８は、ＳＩＭＤレジスタ８１２に記憶されるとき、メモリにより使用されているエンディアンモードに関係なく、データ要素が変化しないように、読み出されたバイトを再整理するために、エンディアンモードを指定する信号、及びデータ要素サイズを指定する信号に応答する。 - 特許庁

A processor includes a logic to execute an instruction to synchronize a mapping from a guest physical address of a virtualization based system to a host physical address of the virtualization based system, stored in a translation lookaside buffer (TLB) to a corresponding mapping stored in an extended paging table (EPT) based on the virtualization based system.例文帳に追加

プロセッサは、仮想化に基づくシステムのゲスト物理アドレスから仮想化に基づくシステムのホスト物理アドレスまでの翻訳ルックアサイドバッファ（ＴＬＢ）に格納されたマッピングと仮想化に基づくシステムの拡張ページングテーブル（ＥＰＴ）に格納された対応するマッピングとを同期させる命令を実行するロジックを含む。 - 特許庁

A programmable logic device is provided which comprises first operational circuitry, second operational circuitry, routing driver circuitry coupled to an output signal of the first operational circuitry, routing receiver circuitry coupled to an input of the second operational circuitry, and an interconnection conductor that extends from the driver circuitry to the receiver circuitry.例文帳に追加

本発明によれば、第１の演算回路と、第２の演算回路と、第１の演算回路の１出力信号に結合されたルーティングドライバ回路と、第２の演算回路の１入力に結合されたルーティングレシーバ回路と、ドライバ回路からレシーバ回路へ延在している相互接続コンダクタを備えた、プログラマブルロジックデバイスが提供される。 - 特許庁

Data for communication recording sampled from a data line by the communication protocol software constructed ion a device connected to the data line are classified into data for communication control on a logic line and data for general communication on the physical line and stored in respectively different storage areas 1a and 1b of a storage part 1.例文帳に追加

データ回線に接続した装置に構築した通信プロットコル・ソフトウェアによりデータ回線から採取する通信記録用データを、論理回線上の通信制御用データと物理回線上の一般通信用データに分類し、記憶部１におけるてそれぞれ異なった記憶領域１ａ，１ｂに記憶させる。 - 特許庁

There are provided a RAM in the semiconductor integrated circuit, a write/read control means which controls writing/reading with the RAM, and a first selecting means which selects the digital output of the A/D converter or the output of a logic circuit and takes it as a write data into the RAM.例文帳に追加

半導体集積回路内のＲＡＭと、前記ＲＡＭの書き込み及び読み出しを制御する書込／読出制御手段と、前記Ａ／Ｄ変換器のデジタル出力と論理回路の出力のいずれかを選択して前記ＲＡＭへの書き込みデータとする第１選択手段とを備える構成とする。 - 特許庁

To provide a memory device capable of avoiding a writing of indefinite data into a second memory means and capable of preventing a runaway and a malfunction of a system due to the writing of the indefinite data into the second memory means when writing logic data of a non-volatile first memory means into a volatile second memory means.例文帳に追加

不揮発性の第１記憶手段の論理データを揮発性の第２記憶手段へ書き込む際に、この第２記憶手段に不定なデータが書き込まれることをなくすことができ、第２記憶手段への不定なデータの書込みに起因するシステムの暴走さや誤動作を未然に回避することができる記憶装置を提供する。 - 特許庁

A first level shift circuit LVS1 performs a level shift of the high-level voltage of luminance data S2 from a logic circuit 10 to the second upper-side power supply voltage AVDD and the low-level voltage to the intermediate voltage Vc, and a second level shift circuit LVS2 performs the level shift of the high-level voltage of the luminance data S2 to the intermediate voltage Vc.例文帳に追加

第１レベルシフト回路ＬＶＳ１は、ロジック回路１０からの輝度データＳ２のハイレベル電圧を第２上側電源電圧ＡＶＤＤに、ローレベル電圧を中間電圧Ｖｃにレベルシフトし、第２レベルシフト回路ＬＶＳ２は、輝度データＳ２のハイレベル電圧を中間電圧Ｖｃにレベルシフトする。 - 特許庁

A clock frequency of the modulator is set to a value of constant multiples of a clock signal of an original signal which should be transmitted before modulation, bit length of input data is extended to the same magnification as that of the clock frequency inside the modulator, and a dummy signal with a different logic is mixed with "0" or "1" before the modulation to be transmitted.例文帳に追加

変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。 - 特許庁

In the zero cross detection circuit comprising an input circuit 1 and an input circuit 2 having hysteresis, and a logic circuit for preventing chattering for receiving their output, the configuration of the input stage of the input circuits 1, 2 is set to be the configuration shown in Fig., thus making the input dynamic range large.例文帳に追加

入力回路１とヒステリシスを持たせた入力回路２と、それらの出力を受けるチャタリングを防止するロジック回路からなるゼロクロス検出回路において、入力回路１と入力回路２の入力段の構成を図１に示す構成にすることによって入力ダイナミックレンジを大きくとることが可能となった。 - 特許庁

A judging means (8) judges whether a preliminarily decided period passes from a relation with an inner circuit (14) based on the storage information of a storage means (5), and a control logic (11) operates the switching of the available state and unavailable state of the inner circuit based on the judged result of the judging means.例文帳に追加

判定手段（８）は、記憶手段（５）の記憶情報に基づいて、内部回路（１４）との関係で予め定められた期間が経過したか否かを判定し、制御論理（１１）は、判定手段の判別結果に基づいて上記内部回路の使用許可状態と使用禁止状態との切り換えを行う。 - 特許庁

A first means identifies a communication apparatus on a route of a call from a route management table with the subscriber number = "090-1111-2222" or the terminal communication apparatus logic number as a key and collects counter value of packet corresponding to the call of each communication apparatus and a second means identifies the communication apparatus generating a failure on the basis of the counter value.例文帳に追加

第１の手段が、加入者番号＝“090-1111-2222”又は端子通信装置論理番号をキーとして、ルート管理テーブルから、呼のルート上の通信装置を特定し、各通信装置の該呼に対応するパケットのカウンタ値を収集し、第２の手段が、該カウンタ値に基づき障害が発生した通信装置を特定する。 - 特許庁

The information processing system 10 generates a reinforcement signal that is given to a network 20 in accordance with an evaluation result of a state of a control target of a robot 30 or the like and further propagates the reinforcement signal from a configuration element (nodes 21, 22, 23 constituted of a logic circuit, etc., and a link 24) of the network 20 to another configuration element.例文帳に追加

情報処理システム１０により、ロボット３０等の制御対象の状態の評価結果に応じてネットワーク２０に対して付与する強化信号を生成し、さらにこの強化信号をネットワーク２０の構成エレメント（論理回路等からなるノード２１，２２，２３やリンク２４）から他の構成エレメントへ伝播させる。 - 特許庁

The comparator includes delay circuits in which a plurality of stages are respectively cascade-connected, and the reference signal and an object signal are input, a holding circuit for output of phase difference between the reference signal and the object signal by difference of delay times in respective stages, and a logic circuit for changing time difference and magnitude of each delay element based on its output results.例文帳に追加

各々複数段縦列接続され、基準信号および対象信号が入力される遅延回路と、各々の段の遅延時間の差により、基準信号と対象信号との位相差を出力する保持回路と、その出力結果を元に、遅延素子の時間差及び大小を変更する論理回路とを備えた。 - 特許庁

In the LCD driver IC 10, a cell 12a of an SRAM 12, a cell 15a of source logic 15 corresponding to the cell 12a, a cell 20a of a DAC part 20, and a cell 30a of a source amplifier part 30 are arrayed on a straight line in parallel to a direction d2 perpendicular to the length of the LCD driver IC 10.例文帳に追加

ＬＣＤドライバＩＣ１０において、ＳＲＡＭ１２のセル１２ａと、そのセル１２ａに対応したソースロジック１５のセル１５ａ、ＤＡＣ部２０のセル２０ａ及びソースアンプ部３０のセル３０ａをＬＣＤドライバＩＣ１０の長手方向に垂直な方向ｄ２と平行に一直線上に一列に配置する。 - 特許庁

When an abnormal logical state ('H', 'L') which makes the output transistors Q13 and Q14 go simultaneously to the on- operation state continues for a prescribed period, the abnormal logic detection circuit 8a drives a reset transistor Q16 to be turned on, the connection point N13 is connected to GND, and the output transistor Q13 performs the off operation.例文帳に追加

出力トランジスタＱ１３，Ｑ１４を同時にオン動作状態にする異常論理状態（“Ｈ”、“Ｌ”）が所定期間継続すると異常論理検出回路８ａによってリセット用トランジスタＱ１６がオン駆動され、接続点Ｎ１３はＧＮＤに接続され、出力トランジスタＱ１３がオフ動作を行う。 - 特許庁

This system is provided with an alarm system module having a logic circuit, a synthetic vehicle speed value input part constituted to receive an actual vehicle speed value of the vehicle, a state selection input part constituted to receive a state selection instruction from a user and a synthetic vehicle speed value output part constituted to output a synthetic vehicle speed value to the vehicle.例文帳に追加

論理回路、車両の実車速値を受けるように構成された合成車速値入力部と、ユーザからの状態選択指示を受けるように構成された状態選択入力部と；合成車速値を車両に出力するように構成された合成車速値出力部とを有する、アラームシステムモジュールを備える。 - 特許庁

In an RTL (Register Transfer Level) logic circuit of a debug function part of an LSI, a dummy module 31 defined as a false path is inserted to designate the false path which does not require to adjust data delay time among paths between an FF (flip-flop) and an external output terminal 30 and between FFs having the same clock source.例文帳に追加

ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。 - 特許庁

The screen generation engine has, in addition to an item attribute/control function 1 as a function of automating screen display, an item check/relation check specification 2 as a function of managing input check specifications of display items, and an automatic computation specification 3 as a function of managing computational logic of items.例文帳に追加

画面生成エンジンは、画面表示を自動化するための機能である項目属性・制御機能１に加え、表示項目の入力チェック仕様を管理するための機能である項目チェック・関連チェック仕様２と、項目の計算ロジックを管理するための機能である自動計算仕様３とを有している。 - 特許庁

When a defective sector with data defects is detected as the result of a data read failure upon read access to a logic disk 12, a data defect registering part 113 causes defect information that indicates the data defects in the defective sector to be recorded in the defective information area of an alternative sector to which the defective sector is allocated.例文帳に追加

データ欠損登録部１１３は、論理ディスク１２へのリードアクセス時のデータ読み出し失敗によりデータ欠損のある不良セクタが検出された場合、当該不良セクタに関し、当該不良セクタが割り当てられる代替セクタの欠損情報領域に“データ欠損あり”を示す欠損情報を記録する。 - 特許庁

The storage system 10 sets, at the time of copying data from a first LDEV (logic device) 501A to a second LDEV 501B, the security information of the same content as security information set to the first LDEV 501A that is a copying source to the second LDEV 501B that is a copying destination.例文帳に追加

記憶システム１０は、第１のＬＤＥＶ（論理デバイス）５０１Ａから第２のＬＤＥＶ５０１Ｂにデータをコピーする場合、コピー元である第１のＬＤＥＶ５０１Ａに対して設定されているセキュリティ情報と同一内容のセキュリティ情報を、コピー先である第２のＬＤＥＶ５０１Ｂに設定する。 - 特許庁

The communication device can recognize whether the input signal rxd is the first frequency FL or the second frequency FH based on the number of edges by detecting the number of edges during the constant determination period JT but not based on an interval between edges, and can determine the logic of the input signal rxd.例文帳に追加

エッジとエッジとの間隔ではなく、一定の判定周期ＪＴの間のエッジ数を検出して、このエッジ数に基づいて入力信号ｒｘｄが第１の周波数ＦＬであるか第２の周波数ＦＨであるかを認識でき、入力信号ｒｘｄの論理の判定を行うことができる。 - 特許庁

The width ratio of an NMOS 1 and PMOS 2, 3 constituting the initial stage inverter of a voltage conversion circuit is set such that the threshold voltage of the initial stage converter can be inverted at a voltage not higher than one half of the power supply voltage VHT of the voltage conversion circuit and not higher than the power supply voltage Vd of the logic circuit.例文帳に追加

電圧変換回路の初段インバータを構成するＮＭＯＳ１とＰＭＯＳ２，３の幅比を、初段インバータのスレッショルド電圧が電圧変換回路の電源電圧ＶＨＴの１／２以下で、且つロジック回路の電源電圧Ｖｄｄ以下で反転可能な電圧になるように設定する。 - 特許庁

Since the operation of an attenuation means control section 8 consisting of logic circuits of non-program control can be predicted, control of causing howling even on the occurrence of malfunction of the speech state estimate section 7 consisting of the processor 7a can be prevented, and the reliability against an external noise can be ensured.例文帳に追加

また、非プログラム制御の論理回路で構成された減衰手段制御部８の動作は予測可能であるから、プロセッサ７ａで構成された通話状態推定部７の誤動作時でもハウリングが生じるような制御が行われることを防ぐことができ、外来ノイズに対する信頼性の確保を図ることができる。 - 特許庁

This logic diagram entry device is provided with a means for preparing an inter-diagram connection diagram file in which the interconnection relations of a plurality of diagrams are described and an inter-diagram connection display means for displaying those diagrams on one picture by summarizing those diagrams according to the descriptive contents of the prepared inter- diagram connection diagram file.例文帳に追加

複数の図面相互の接続関係を記載した図面間接続図ファイルを作成するための手段と、前記作成された図面間接続図ファイルの記載内容に従って前記複数の図面を概略化して一画面上に表示する図面間接続表示手段を備えた論理図エントリ装置を提供する。 - 特許庁

On the other hand, with respect to the memory cell 10 to be a data writing object of a second logic level, a high-voltage source voltage is applied to a source region thereof and a write inhibition voltage higher than a power-supply voltage VDD is applied to a drain region thereof so that the write current is prevented from flowing into the memory cell 10.例文帳に追加

一方、第２論理レベルのデータ書き込み対象となるメモリセル１０に対しては、ソース領域に高電圧のソース電圧を印加すると共に、ドレイン領域には電源電圧ＶＤＤよりも高い書込禁止電圧を印加することによりこのメモリセル１０内に書込電流が流れ込むのを禁止する。 - 特許庁

An input optical signal with a first wavelength is given to one terminal of the optical limiter amplifier 112, an inverted signal with a second wavelength resulting from inverting a logic code of the input optical signal is given to the other terminal of the optical limiter amplifier 112, and the optical signal with the first wavelength having prescribed lumminous intensity is outputted from the other terminal of the optical limiter amplifier 112.例文帳に追加

光リミッタアンプ１１２の一端に第１波長の入力光信号を入力し、光リミッタアンプ１１２の他端に、入力光信号の論理符号を反転した第２波長の反転信号を入力し、光リミッタアンプ１１２の他端から所定の光強度の第１波長の光信号を出力する。 - 特許庁

When an error is detected in the block data then, the block data to be block data of other configuration data corresponding to the block data where an error has been detected which have no error are read, the block data where the error has been detected are replaced by the block data having no error, and the configuration data having no error are set to the programmable logic device.例文帳に追加

そのとき、ブロックデータにエラーが検出された場合、エラーが検出されたブロックデータに対応する他のコンフィギュレーションデータのブロックデータでエラーのないブロックデータが読み出され、エラーが検出されたブロックデータが、そのエラーのないブロックデータに置き換えられて、エラーのないコンフィギュレーションデータがプログラマブルロジックデバイスに設定される。 - 特許庁

At the burn-in time, the scan chain 11 is set in the enable state, based on a scan enable signal, and the scan chain 21 is set in the disenable state, based on the scan enable signal and a memory test start signal; and stress is applied simultaneously to the user logic circuit 10 by the scan test, and to the memory 40 by BIST.例文帳に追加

バーンイン時には、スキャンイネーブル信号に基づきスキャンチェーン１１がイネーブルに設定されると共に、スキャンイネーブル信号及びメモリテスト開始信号に基づきスキャンチェーン２１がディスイネーブルに設定され、ユーザロジック回路１０はスキャンテストにより、メモリ４０はＢＩＳＴにより同時にストレス印加される。 - 特許庁

A switch 32 selects and separates the comparison results of each phase one by one, and signals of the comparison result of each phase and signals from a logic circuit 40 are combined by switches 36a to 36c so that signals are outputted that are equivalent to the ones supposed to be obtained from the comparisons between the motor coil end of each phase and the middle point voltage by three comparators.例文帳に追加

スイッチ３２によって、各相の比較結果が順次選択分離され、各相の比較結果の信号とロジック回路４０からの信号がスイッチ３６ａ〜３６ｃで組み合わされ、３つのコンパレータで各相のモータコイル端と中点電圧とを比較したのと同様の信号が出力される。 - 特許庁

A CPU waits for a predetermined time (e.g. 5. 6 ms) while writing to a flash EEPROM 2 is performed by a control logic 61 (a page load), during which time it controls a CR clock dividing circuit 72 and shifts an operation clock from a high speed operation clock to a low speed operation clock of a lower frequency.例文帳に追加

ＣＰＵ３はコントロールロジック６１によってフラッシュＥＥＰＲＯＭ２への書込みが行われている間（ページロード）の所定時間（例えば５．６ｍｓ）の間ウェイトし、このウェイトの間ＣＲクロック分周回路７２を制御して動作クロックをそれまでの高速動作クロックからそれより周波数の低い低速動作クロックに切り換える。 - 特許庁

A clock buffer 110 is provided with a 1st logic element 122, that is configured to receive an input clock signal and supply a delayed input clock signal and with 1st and 2nd transistors(TRs) 146, 147 that are configured to receive the delayed input clock signal.例文帳に追加

本発明のクロックバッファ（１１０）は、入力クロック信号を受信し、前記入力クロック信号を遅延させた遅延入力クロック信号を供給するように構成された第一の論理素子（１２２）と前記遅延入力クロック信号を受信するように構成された第一、第二のトランジスタ（１４６、１４７）を備える。 - 特許庁

A microcomputer 10 controls an output part 14b so that the clock signal generated at an oscillator 14a may not be output when controlling a selector 15 so as to transmit the clock signal generated at the oscillator 11a of a BD drive 11 and output from a logic circuit 12 to a DSP 16.例文帳に追加

マイコン１０は、ＢＤドライブ１１の発振子１１ａにて発生されてロジック回路１２から出力されるクロック信号をＤＳＰ１６へ送出するようにセレクタ１５を制御する場合、発振子１４ａにて発生されたクロック信号を出力しないように出力部１４ｂを制御する。 - 特許庁

This integrated circuit drives a plurality of first memory blocks (MBLK0-MBLKk), a second memory block (RBLK), and the above second memory block instead of the first memory block which has defects, and has a non-volatile memory which includes logic circuits (MDD0-MDDk, RDD) to suppress the operation of the defective first memory.例文帳に追加

複数の第１のメモリブロック（ＭＢＬＫ０〜ＭＢＬＫｋ）と、第２のメモリブロック（ＲＢＬＫ）と、欠陥を有する第１のメモリブロックに代えて前記第２のメモリブロックを動作させ、欠陥を有する第１のメモリブロックの動作を抑止する論理回路（ＭＤＤ０〜ＭＤＤｋ，ＲＤＤ）とを含む不揮発性メモリを有する。 - 特許庁

Bonding pads 13 of a logic chip 2 which is flip-flop mounted on a main surface of a wiring board 1 by a face-down method and lands 5a of the wiring board 1 are connected to barrier metal layers 14 and solder layers 15 which are formed on the bonding pads 13 through stud bumps 16s formed on respective lands 5a.例文帳に追加

配線基板１の主面上にフェイスダウン方式でフリップチップ実装されたロジックチップ２のボンディングパッド１３と配線基板１のランド５ａは、ボンディングパッド１３上に形成されたバリアメタル層１４および半田層１５と、ランド５ａ上に形成されたスタッドバンプ１６ｓとを介して接続されている。 - 特許庁

An OR gate 6 takes the logical sum of an output of a horizontal output reference pulse generation unit 1 and the output of the lamp voltage comparison unit 5 and outputs a horizontal output pulse of a short logic '0' output term for a fixed period from the detection of a power voltage rising start to the rising of the power supply voltage.例文帳に追加

論理和ゲート６は、水平出力基準パルス発生部１の出力とランプ波電圧比較部５の出力の論理和をとり、電源電圧の立ち上り開始を検出してから電源電圧が立ち上がった後までの一定期間、論理‘０’の出力期間が短い水平出力パルスを出力する。 - 特許庁

The current optimization logic circuit (214) responds to a plurality of input pulses received by a first TIA (202), responds to the result of the comparison of (i) a signal relevant to the output of the first TIA (202) with (ii) a reference signal for comparing with the output of the first TIA, and generates a series of digital current values.例文帳に追加

電流最適化論理回路(214)は、第１のＴＩＡ(202)によって受信された複数の入力パルスに応答し、(i)第１のＴＩＡ(202)の出力に関連する信号を(ii)前記第１のＴＩＡの出力と比較するための基準信号と比較した結果に応答して、一連のデジタル電流値を生成する。 - 特許庁

To provide an orthogonal frequency division multiplex modulation circuit that suppresses production of harmonies by using interpolators 5, 6 whose interpolation degree is 2 and connected in cascade as interpolation means and including infinite impulse response digital full band pass filters 5_1, 5_3, 6_1 and 6_3 so as to prevent a circuit scale of a logic circuit section from being increased.例文帳に追加

補間手段として縦続接続した補間次数２の補間器５、６を用い、補間器５、６に無限インパルス応答デジタル全域通過型フィルタ５_1 、５_3 、６_1 、６_3 を含めて高調波の発生を抑圧し、ロジック回路部の回路規模の増大を防ぐ直交周波数分割多重変調回路を提供する。 - 特許庁