「amplifier array」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

The calibration controller 50 tests the combination of a particularly selected memory cell 44 and one sense amplifier 26 of the array 44 of sense amplifiers related to the memory cell 14 in view of then existing environmental conditions, to assure that the sense amplifier 26 has an acceptable calibration state.例文帳に追加

較正コントローラ50は、そのときの環境条件を考慮して、個別に選択されたメモリセル14と、それに関連するセンス増幅器アレイ44の１つのセンス増幅器26との組合せを検査することにより、そのセンス増幅器26が許容可能な較正状態を確実に有するようにする。 - 特許庁

To reduce power consumption of a semiconductor storage device formed by hierarchizing an isolation signal generation circuit which adopts a shared sense amplifier system into a main isolation signal generation circuit and a sub isolation signal generation circuit and devises electric disconnection between a cell array and a sense amplifier.例文帳に追加

シェアドセンスアンプ方式を採用し、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化してなる半導体記憶装置に関し、消費電力の低減化を図る。 - 特許庁

A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.例文帳に追加

半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁

A capacitor (Cs) or a resistor (Rs) is connected intentionally to either of a pair of input/output node of a sense amplifier circuit amplifying potentials of bit lines (BL, /BL) being a pair in a memory array, and time constant of the pair of input/output node of the sense amplifier circuit is made unbalance.例文帳に追加

メモリアレイ内の互いに対をなすビット線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路（ＳＡ）の一対の入出力ノードのいずれか一方に、意図的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、センスアンプ回路の一対の入出力ノードの時定数をアンバランスにさせるようにした。 - 特許庁

After a 2nd (2nd step) A/D conversion code n2 by an A/D converting circuit 1 is outputted, a switch S10 is turned off and a switch S11 is turned on to make an operational amplifier 3 and a capacitor CF operate as a hold circuit, thereby charging array capacitors C0 to C7 with the output voltage of the operational amplifier 3.例文帳に追加

Ａ／Ｄ変換回路１による２回目（２ステップ目）のＡ／Ｄ変換コードｎ２が出力された後、スイッチＳ１０をオフ、Ｓ１１をオンにしてオペアンプ３とコンデンサＣF とをホールド回路として動作させ、オペアンプ３の出力電圧でアレイコンデンサＣ０〜Ｃ７を充電する。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

In an array driving device, power amplifiers A1-An are provided for each speaker unit of a plurality of speaker units SP1-SPn for composing a speaker array, a drive signal from the power amplifier A1-An is supplied to one terminal of the speaker units SP1-SPn, and the other terminal is connected to a common line.例文帳に追加

スピーカーアレイを構成する複数のスピーカーユニットＳＰ１〜ＳＰｎの各スピーカーユニットごとにパワーアンプＡ１〜Ａｎが設けられており、スピーカーユニットＳＰ１〜ＳＰｎの一方の端子にパワーアンプＡ１〜Ａｎからの駆動信号が供給され、他方の端子は共通線に接続されている。 - 特許庁

A semiconductor memory device 1 is equipped with a memory sub array 51 where memory cells 10 are arranged in a matrix form, a sense amplifier array 52 that has a plurality of sense amplifying circuits 20 for amplifying the potential of a pair of bit lines BL and BLX, and a selector 53, that selects the plurality of sense amplifying circuits 20.例文帳に追加

半導体メモリ装置１は、メモリセル１０が行列状に配置されてなるメモリサブアレイ５１と、ビット線対ＢＬ、ＢＬＸの電位を増幅する複数のセンスアンプ回路２０を有するセンスアンプアレイ５２と、複数のセンスアンプ回路２０を選択するセレクタ５３とを有している。 - 特許庁

A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.例文帳に追加

バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁

This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.例文帳に追加

この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁

When the switch element S1 is opened to start a sense amplifier 6, the data read from the memory cell M02 to be stored in the bit line BL102 of the bottom array block is output to the outside of a flash memory.例文帳に追加

スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。 - 特許庁

For example, when a power on reset circuit 32 detects supply of a power source, a sense amplifier circuit 21 automatically reads the primary set data from in a primary set data area 12 on a memory cell array 11.例文帳に追加

たとえば、パワーオンリセット回路３２が電源の投入を検知すると、センスアンプ回路２１がメモリセルアレイ１１上の初期設定データ領域１２内より初期設定データを自動的に読み出す。 - 特許庁

A column selection circuit is arranged in each of the memory cell array blocks, row addresses are finally decoded resting on the predecode signals, and a sense amplifier (not shown) is connected to an I/O wire.例文帳に追加

各メモリセルアレイブロックにはカラム選択回路が配置されており、出力されたプリデコード信号に基づいて列アドレスの最終的なデコードを行い、図示しないセンスアンプとＩ／Ｏ線を接続する。 - 特許庁

The optical amplifier 403 has an AR coating 4015 on the output and an outputted light is connected to an array waveguide lattice 4016 by way of a top-ball fiber 409.例文帳に追加

半導体光増幅器４０３の出力側はＡＲコーティング４０１５が施されており、出力された光は先球ファイバ４０９によりアレイ導波路格子４０１６に接続されている。 - 特許庁

Furthermore, since the noninverting input potential of the differential amplifier becomes equal to the output potential of the ideal diode, the output distribution of a detector array provided with a plurality of detectors 500 can be made smaller.例文帳に追加

さらに、差動増幅器の非反転入力電位と、理想ダイオードの出力電位とが等しくなるので、検出器５００を複数備える検出器アレイの出力分布を小さくすることができる。 - 特許庁

Such a columnar circuit is provided for instance that a signal read out to a local input/output line LIO from a sense amplifier array SAA is amplified by sub-amplifiers and transferred to a main input/output line MIO.例文帳に追加

例えば、センスアンプアレイＳＡＡからローカル入出力線ＬＩＯに読み出された信号をサブアンプＳＡＭＰで増幅し、メイン入出力線ＭＩＯに転送するようなカラム系回路を備える。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

The bit cells 12 of the prescribed numbers are accessed by receiving addresses, and a reset signal utilized for enabling a sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

Read operations are performed a plurality of times under the same read conditions to the memory cells in the memory cell array 1, and a plurality of read data is stored in a latch unit 3-1 in a sense amplifier circuit 3.例文帳に追加

メモリセルアレイ１におけるメモリセルに対して、同一の読み出し条件で読み出し動作を複数回行い、読み出した複数のデータがセンスアンプ回路３内のラッチユニット３−１に格納される。 - 特許庁

The predetermined number of bit cells 12 are accessed by receiving addresses, and a reset signal utilized for enabling the sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

The solid state imaging device has such a layout as a photodiode array of 2 horizontal pixels and 4×n vertical pixels (n is a positive integer) sharing at least a reset transistor and an amplifier transistor is one common unit.例文帳に追加

画素トランジスタのうち、少なくともリセットトランジスタ及び増幅トランジスタを共有する横２画素、縦４×ｎ画素（ｎは正の整数）のフォトダイオード配列を１共有単位としたレイアウトを有する。 - 特許庁

To provide an integrated circuit memory device which maintains a high integration degree and includes a sensing amplifier array having a layout constituted so that a larger pitch may be supported between mutually adjacent input/output lines.例文帳に追加

本発明の集積回路メモリ装置は、高い集積度を維持し、隣接した入出力ラインの間にさらに大きいピッチを支援するように構成されたレイアウトを有する感知増幅器アレイを含む。 - 特許庁

The spare memory part 19 is provided with a spare cell array 17 provided as a spare of the memory cell array 7 having a plurality of nonvolatile spare cells 39, a nonvolatile second reference cell 13 being reference, and a second sense amplifier 15 reading out data of the spare cell 39 based on an output of the spare cell 39 and an output of the second reference cell 13.例文帳に追加

予備記憶部１９は、メインセルアレイ７の予備として設けられ複数の不揮発性スペアセル３９を有するスペアセルアレイ１７と、基準となる不揮発性第２リファレンスセル１３と、スペアセル３９の出力と第２リファレンスセル１３の出力とに基づいてスペアセル３９のデータを読み出す第２センスアンプ１５とを備える。 - 特許庁

The redundancy data storage circuit of the semiconductor memory includes: a memory cell array; a write driver configured to write redundancy data in the memory cell array in response to a test signal; and a sense amplifier configured to detect and output the redundancy data recorded on the memory cell in response to a read signal.例文帳に追加

本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。 - 特許庁

In the semiconductor memory device composed of a memory cell array including a plurality of regular memory cells and a plurality of sense amplifier circuits, the memory cell array has regular memory cells MC to be used for write and read operation of desired data and a smoothing capacitor (specifically, dummy cells DMC to be used for smoothing capacitor) for reducing power source noise.例文帳に追加

複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。 - 特許庁

To perform a read or a write of a plurality of bytes by one time access even in a memory array constitution in which two bits are accumulated in one memory cell, and to make this memory array usable for every system while increasing the read speed by using a sense amplifier not precharged which is the read system with furthermore high speed.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

To make influence given to an area of a semiconductor memory device due to installation of a redundant memory cell array and a high-sensitive redundant sense amplifier, which have large areas, in the semiconductor storage device comparatively small.例文帳に追加

半導体記憶装置に面積の大きな冗長メモリセルアレイ、高感度冗長センス増幅器を設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることが課題である。 - 特許庁

A signal distribution section 120 inputs into each amplifier (101-103) N input signals of a predetermined matrix L comprising an array of N columns each having signals input into the individual amplifiers at one input.例文帳に追加

信号生成部は、一回の入力で各前記増幅器へ入力した信号を１列としてＮ列並べたものが所定行列ＬとなるＮ個の入力信号を各増幅器（１０１〜１０３）に入力する。 - 特許庁

A block BL1 is provided with a photodetector array 10 and a vertical scanning circuit 11 and the block BL2 is provided with a sample-and- hold circuit 14, a horizontal scanning circuit 15, an amplifier circuit 17 and an A/D conversion circuit 18.例文帳に追加

ブロックＢＬ１は、受光素子アレイ１０と、垂直走査回路１１とを含み、ブロックＢＬ２は、サンプルホールド回路１４と、水平走査回路１５と、増幅回路１７と、Ａ／Ｄ変換回路１８とを含む。 - 特許庁

The banked memory array is constituted of a plurality of sub-arrays SARYU, SARYL divided smaller, and two sub-arrays SARYU, SARYL share a sense amplifier in a retrieving circuit group RWSBK.例文帳に追加

バンク化されたメモリアレイは、さらに小さく分割された複数のサブアレイＳＡＲＹＵ，ＳＡＲＹＬで構成され、二つのサブアレイＳＡＲＹＵ，ＳＡＲＹＬで読み書き検索回路群ＲＷＳＢＫ内のセンスアンプを共有する。 - 特許庁

An amplifier in a microphone array processing part 35 is adjusted such that a gain of the microphone element having the directivity direction of an intersection b5 nearest to the mouth position (black round mark a) becomes higher than a gain of the other microphone element (S4).例文帳に追加

この口元位置（黒丸マークａ）に最も近い交点ｂ５の指向性方向を有するマイク素子のゲインがその他のマイク素子のゲインより高くなるように、マイクアレイ処理部３５内のアンプを調整する（Ｓ４）。 - 特許庁

The MRAM includes a memory cell array having magnetic memory cells arranged in lines and columns at intersection of word, bit and digit lines, and a sense amplifier for sensing data stored in a selected magnetic memory cell.例文帳に追加

ＭＲＡＭは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。 - 特許庁

In the sub-arrays 8, 8 located on the left and right sides of the sense amplifier column 7, pairs of complementary bit lines are formed by bit lines on the same array, (BL0, NBL0) to (BLn, NBLn) to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

A gap 2 which does not share a sense amplifier column is provided between specific adjacent memory cell blocks of each cell array, this gap 2 is utilized as a bank border, and change to 4 independent banks constitution can be performed by only changing connection of address wirings.例文帳に追加

各セルアレイの特定の隣接メモリセルブロック間にセンスアンプ列を共有しないギャップ２を設けて、このギャップ２をバンク境界として利用して、アドレス配線接続の変更のみにより、独立４バンク構成への変更を可能とした。 - 特許庁

When a signal is read from the pixel array 111b, a differential amplifier circuit 126 performs differential amplification using the average value held in the average value holding circuit 121 and the gain held in the gain set value holding circuit 123.例文帳に追加

画素列１１１ｂからの信号の読み出し時に、平均値保持回路１２１に保持しておいた平均値及び利得設定値保持回路１２３に保持しておいた利得を用いて、差動増幅回路１２６における差動増幅を行う。 - 特許庁

To provide a nonvolatile semiconductor memory device including 3-dimensional cell arrays to reduce a chip size by allowing one unit block cell array laminated in a vertical direction to share one sense amplifier unit.例文帳に追加

非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元で具現し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを低減させることができるようにする。 - 特許庁

To provide a dipole antenna system for blocking radio wave disturbance due to harmonics from the antenna acting like a phased array antenna for emitting a radio wave signal in an optional direction in a space as a radio wave beam with radiation directivity from an amplifier via a coaxial feeder and an impedance converter.例文帳に追加

アンプから同軸給電線とインピーダンス変換器を経由して電波信号を放射指向性の電波ビームとして空間の任意方向に出射させるフェーズドアレイアンテナでの高調波による電波妨害を阻止する。 - 特許庁

The tester 1 of a semiconductor integrated circuit comprises a liquid crystal source driver 2 as a semiconductor integrated circuit being tested DUT, a differential amplifier circuit array module 3, a tester 4 for system LSI, and a reference voltage generating circuit 5.例文帳に追加

半導体集積回路の試験装置１には、被試験半導体集積回路ＤＵＴとしての液晶ソースドライバ２、差動増幅回路アレイモジュール３、システムＬＳＩ用テスタ４、及び基準電圧発生回路５が設けられている。 - 特許庁

A distributed antenna system that distributes power over a plurality of antenna (array) elements includes a plurality of transmission antenna elements 12 and a plurality of power amplifiers 14, and each power amplifier is coupled with one of the antenna elements in an operationable way.例文帳に追加

電力を複数のアンテナ（アレイ）要素にわたり分配する分配型アンテナ装置は、複数の送信アンテナ要素１２及び複数の電力増幅器１４を含み、各電力増幅器は、アンテナ要素の１つと動作可能に結合される。 - 特許庁

A CPU 57 monitors the electrically conductive state of the sensor 40 through a sensor amplifier circuit 56 and a gate array 54 and detects the fact that static electricity exceeding the reference level is applied to the heads 35-0 to 35-3 in accordance with the monitoring result.例文帳に追加

ＣＰＵ５７は、静電気センサ４０の導通状態をセンサアンプ回路５６及びゲートアレイ５４を介して監視し、その監視結果に応じてヘッド３５-0〜３５-3に基準レベルを超える静電気が印加されたことを検知する。 - 特許庁

To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.例文帳に追加

サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁

The ultrasound diagnostic apparatus includes a receiving and amplifying section arranged in the ultrasound probe and having an amplifier amplifying reception signals output from a vibrator array, a switching means for switching the electric current value of bias electric current supplied to the amplifier, and a selector switch provided in the ultrasonic probe and performing the switching operation of the electric current value by the switching means.例文帳に追加

超音波プローブ内に配置され、振動子アレイから出力される受信信号を増幅する増幅器を有する受信増幅部と、増幅器に供給されるバイアス電流の電流値を切り替える切替手段と、超音波プローブに設けられ、切替手段による電流値の切り替え操作を行なう切替スイッチとを有する。 - 特許庁