「bus」に関連した英語例文の一覧と使い方(428ページ目) - Weblio英語例文検索

This electric connection box 10 has a means to connect a feeder terminal 16 with the box 10 with possibility of shaft rotation, and the terminal 16 is inserted into an opening 26 formed in a housing 12 through shaft rotation of the terminal 16 relative to the housing 12 and put in contact with a bus bar 14 held in the housing 12.例文帳に追加

電気接続箱１０は、給電端子１６を電気接続箱１０に軸回動可能に接続するための手段を有し、ハウジング１２に対する端子１６の軸回動によって当該端子１６を、ハウジングに形成された開口部２６に挿通させてハウジング１２内に保持されたバスバー１４と接触させるようにしている。 - 特許庁

The evaluation device for a peripheral device of a personal computer with a universal serial bus temporarily stores a test pattern sent to the USB function and retransmits the token or discard it in response to the reply data from the USB function so as to attain programming without notifying a time until preparation of return of the DATA packet is finished and the design efficiency of the test pattern can be enhanced.例文帳に追加

ユニバーサルシリアルバスを持つパソコンの周辺機器の評価装置は、ＵＳＢファンクションに対し送出したテストパタンを一時的に保持して、ＵＳＢファンクションからの返信データに応じて再送、又は、破棄することにより、ＤＡＴＡパケットの返信の用意が完了するまでの時間を意識せずにプログラミングを行うことができ、テストパタンの設計効率を向上することができる。 - 特許庁

A shift control unit 101 decides on the basis of the comparison result CMP which register unit the data inputted onto a data bas 102 from outside should be inserted in, writes into the register unit the data on the data bus, and supplies an SEL signal or a CLK signal so as to write the data held by a register unit before one step in register units following the register unit.例文帳に追加

シフト制御部１０１は、比較結果ＣＭＰに基づき、外部からデータバス１０２上に入力されたデータをどの位置のレジスタユニットに挿入すべきか判定し、そのレジスタユニットにはデータバス上のデータを書き込み、そのレジスタユニットより後のレジスタユニットでは１段前のレジスタユニットが保持していたデータを書き込むようにＳＥＬ信号やＣＬＫ信号を供給する。 - 特許庁

In addition to fixing the connecting terminal 2 in advance at prescribed arrangement pitches, the arrangement passage of the bus bar is formed complicatedly, so that a third middle conductor 5 branching or intersecting and extending from a second middle conductor 4 where positioning becomes complicated is insert-molded by a molding resin 21, and another connecting terminal 6 is fixed in advance at prescribed arrangement pitches.例文帳に追加

また、接続端子部２を所定の配列ピッチに予め固定する以外に、バスバーの配列経路が複雑に形成されているため、位置決め操作が煩雑になる第２の中間導体部４から分岐あるいは交差して延伸する第３の中間導体部５も成形樹脂２１によりインサート成形して、別の接続端子部６を所定の配列ピッチに予め固定している。 - 特許庁

Each of pixels has a pixel capacitance part consisting of a transistor controlling charge and discharge to the pixel, a pixel electrode layer connected to the transistor and a counter electrode layer provided so that at least a part of the counter electrode layer is opposed to the pixel electrode layer via a liquid crystal and an auxiliary capacitance part consisting of the pixel electrode layer, a bus line layer and an intermediate electrode layer positioned therebetween.例文帳に追加

画素の各々は、画素に対する電荷の充放電を制御するトランジスタと、前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部を有する。 - 特許庁

To provide a recording and reproducing device which is able to make various inputs flexibly correspond to mixer channels; which is also able to make mixed outputs of a mixing bus flexibly correspond to various outputs; and which permits viewing at a glance how each channel is being used for recording, in a combination of a digital mixer and a multi-track digital recorder.例文帳に追加

ディジタル・ミキサとマルチトラックのディジタル・レコーダとを組み合わせたものにおいて、種々の入力をミキサのチャンネルに柔軟に対応付けることができ、またミキシングした混合バスの出力を種々の出力に柔軟に対応付けることができ、さらに各チャンネルが録音用にどのように使われているかを一目で見渡せることを可能にする録音再生装置を提供することを目的とする。 - 特許庁

The printed circuit board, which has another storage device parallel connected with a flash ROM (FROM) 12 of a storage device by a data bus extended from a CPU 11, connecting a chip select signal line extended from the CPU 11 to respective storage devices to a connector 13 for data write as well is attached to a converting board attached to a ROM writer.例文帳に追加

ＣＰＵ１１から延びるデータバスによって記憶装置であるＦＲＯＭ１２と並列に接続された他の記憶装置を有し、該データバスとともに、該ＣＰＵから各記憶装置に延びるチップセレクト信号ラインもデータ書込用コネクタ１３に接続されたプリント基板を、ＲＯＭライタに取り付けられた変換ボードに取り付ける。 - 特許庁

A cave portion 23a is provided in the insertion port 20a on the circuit module 2 side, and the cave portion 23a extends from the inner depth side in insertion direction A of the insertion port 20a to vertical direction B to the insertion direction A of the tab terminal 10a on the bus bar 1 side, and a terminal 21a is formed on the upper inner face.例文帳に追加

回路モジュール２側の挿入口２０ａには、横穴部２３ａが設けられており、この横穴部２３ａは、挿入口２０ａの挿入方向Ａへの奥側から、バスバー１側のタブ端子１０ａの挿入方向Ａと垂直な方向Ｂに延びており、その上内面に、端子２１ａが形成されている。 - 特許庁

The main chip 1 includes: an authentication terminal 23 for providing a predetermined voltage by connecting a terminal 33 of the chip 2 in a connection state; and a voltage decision circuit 43 for allowing a breaker circuit 41 to disconnect the connection terminal 22 from the bus 11, when it is decided that the chip 2 is not connected based on the voltage of the authentication terminal 23.例文帳に追加

そして、本体チップ１は、チップ２が接続状態の場合に該チップ２の端子３３が接続されることで所定電圧になる認証用端子２３と、その認証用端子２３の電圧に基づきチップ２が接続されていないと判定している場合に、接続端子２２とバス１１との接続を遮断回路４１に遮断させる電圧判定回路４３とを備える。 - 特許庁

In a control part 21, own address is assigned to each delay adjustment part 20 by an own address setting pin 25, and address information extracted through a data bus 2 is compared with the set own address by a comparator circuit 24, and a set value of a delay amount is written in a set value storage part 23 in the case of mutual agreement.例文帳に追加

制御部２１内では、個々の遅延調整部２０に対して自己アドレス設定ピン２５により自己アドレスが割り当てられており、データバス２を通じて抽出したアドレスの情報と、設定された自己アドレスとを比較回路２４で比較し、相互に一致した場合は遅延量の設定値が設定値記憶部２３に書き込まれる。 - 特許庁

The electric connection box 20 is set while butting the connection box body 21 and the upper connector 90 against the lower surface 76 of the fuse box 70, and the wiring path of a bus bar 41 for substrate connecting the connection box body 21 and the fuse box 70 electrically is formed between the butting surfaces thereof.例文帳に追加

電気接続箱２０はヒューズボックス７０の下面７６に接続箱本体２１及びアッパーコネクタ９０を突き当てた状態でセットされるとともに、接続箱本体２１とヒューズボックス７０との合わせ面間に両間を電気的に接続する基板用バスバー４１の配索経路がとられている。 - 特許庁

A CPU 1 controlling the whole, a ROM 2 in which processing procedures are stored, a RAM 3 in which temporary data is stored when processing is performed, a CCU 4 as a communicating means, a DCR 5 as a restoring means, a plotter 6 as a printing means and a PM 7 storing received image data are respectively connected to an internal bus 8.例文帳に追加

全体を制御するＣＰＵ１、処理手順が格納されたＲＯＭ２、処理を行うに当たっての一時的なデータを記憶するＲＡＭ３、通信手段としてのＣＣＵ４、復元手段としてのＤＣＲ５、印刷手段としてのプロッタ６、受信した画像データを記憶するＰＭ７がそれぞれ内部バス８に接続されている。 - 特許庁

The data processing time can be very much shortened, since in a system provided with a multiple port memory controller and at least one protocol conversion arbitration circuit according to the present invention, each of two or more modules can perform data transmission or reception with an external memory via the multiple port memory controller directly, without causing data to pass through a system bus, respectively.例文帳に追加

多重ポートメモリコントローラと、本発明による少なくとも一つのプロトコル変換仲裁回路とを備えるシステムは、複数個のモジュールのそれぞれがシステムバスを介さずに、直接的に前記多重ポートメモリコントローラを介して外部メモリとデータを送受信しうるので、データプロセシング時間が非常に短縮される。 - 特許庁

When the slave station ECUs 2a to 2c transmit data, the oscillation circuit 15 provided to the master station ECU 1 outputs a carrier signal to the bus line 3 in the transmission state, and any of the slave station ECU being a sender activates a signal attenuation section 24 by turning on / off a transmission switch to switch attenuation/non-attenuation of the carrier signal.例文帳に追加

また、スレーブ局ＥＣＵ２ａ〜２ｃがデータを送信する際には、この送信時において、マスター局ＥＣＵ１に設けられた発振回路１５からバスライン３にキャリア信号が出力され、且つ、送信元となるスレーブ局ＥＣＵは、送信用スイッチをオン、オフ操作することにより、信号減衰部２４を働かせて、キャリア信号の減衰、非減衰を切り換える。 - 特許庁

When the read queue becomes fuller, requests are, or if the read queue gradually becomes full, three or more memory access modes are used, and gradually the requests are serviced in a manner that maximizes throughput on a memory bus to reduce the likelihood that the read queue will become full and further requests from the processor would have to be halted.例文帳に追加

読み取りキューがより満たされると、要求は、または、読み取りキューが徐々に満たされると、３つ以上のメモリ・アクセス・モードを用いて、徐々に要求は、読み取りキューが満杯になりプロセッサからのさらなる要求が停止されなければならなくなる可能性を低減するためにメモリ・バス上のスループットを最大化する仕方でサービスされる。 - 特許庁

This asynchronous bus interface 104 is provided with an input part for inputting the frequency information of the clock of a synchronous device 102 operating synchronously with a clock CK and a signal generating part for, when inputting a first access signal from the synchronous device to an asynchronous device 106, generating a second access signal based on the first access signal, and for outputting it to the asynchronous device.例文帳に追加

クロック（ＣＫ）に同期して動作する同期デバイス（１０２）のクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイス（１０６）への第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェース（１０４）が提供される。 - 特許庁

A memory controller 17 controls LM-banks 0 to 3(12 to 15) and a switching network 16 so that all communication is enabled when free bank information which is not used by a PE11 to be output from a PE controller 19 coincides with use bank information to be used for data transfer to be output from a bus controller 18.例文帳に追加

メモリコントローラ１７は、ＰＥコントローラ１９から出力されるＰＥ１１が使用しない空きバンク情報と、バスコントローラ１８から出力されるデータ転送に使用される使用バンク情報とが一致する場合に、全ての通信が可能となるようにＬＭ−バンク０〜３（１２〜１５）およびスイッチングネットワーク１６を制御する。 - 特許庁

A baseplate 5, a power semiconductor module 6, a smoothing capacitor 7, a bus bar assembly 8 and a printed circuit board 9 are integrally formed in advance as an inverter assembly, and are installed in the motor-driven compressor of the inverter circuit part by fastening the baseplate 5 of this inverter assembly to the housing outer peripheral surface 31 of the motor-driven compressor.例文帳に追加

ベースプレート５とパワー半導体モジュール６と平滑コンデンサ７とバスバーアセンブリ８とプリント基板９とを予めインバータアセンブリとして一体形成しておき、このインバータアセンブリのベースプレート５を電動コンプレッサのハウジング外周面３１に締結することにより、インバータ回路部の電動コンプレッサへの組み付けを行う。 - 特許庁

A modular processing unit includes a first housing body constructed without including any computer component of the peripheral device, a first processor, which includes a first bus system and is connected to a first circuit board connected to the first housing body, and a first back surface connected to the first housing body for providing various connections applicable to the peripheral device and the application.例文帳に追加

モジュラー式の処理ユニットであって、周辺機器のコンピュータ構成要素を含まずに構成された第１の収納体と、第１バスシステムを含み、前記第１の収納体に結合された第１の回路基板に結合された第１プロセッサと、前記第１の収納体に結合されており、周辺機器およびアプリケーションへ適応可能な種々の接続を提供する第１の背面とを備えた。 - 特許庁

This device comprises the plurality of ASICs 2, 3 connected to different power sources, respectively, the high-speed serial interface 4 comprising the AC coupling to connect the plurality of ASICs in order to transfer images among the plurality of ASICs, and a means for blocking bus control among the plurality of ASICs according to a plurality of power saving modes and turning off power of the plurality of ASICs.例文帳に追加

異なる電源にそれぞれ接続された複数のＡＳＩＣ２、ＡＳＩＣ３と、前記複数のＡＳＩＣの間で画像転送を行うため、複数のＡＳＩＣを接続するＡＣカップリングを備えた高速シリアルインターフェース４と、複数の省エネモードに応じて前記複数のＡＳＩＣ間のバス制御を遮断し、複数のＡＳＩＣの電源をＯＦＦとする手段とを備える。 - 特許庁

Concerning the configuration of this method, when an address outputted from a CPU 4 to an address bus 4 is settled within the range of an arithmetic object address set to an arithmetic object address Reg8, according to arithmetic contents applied from an arithmetic content Reg9, data outputted from the CPU 1 are operated by an arithmetic circuit 10 and the arithmetic result is written in a memory 2.例文帳に追加

この発明は、ＣＰＵ１からアドレスバス４に出力されたアドレスが演算対象アドレスＲｅｇ８に設定された演算対象アドレスの範囲内である場合には、演算内容Ｒｅｇ９から与えられた演算内容にしたがってＣＰＵ１から出力されたデータが演算回路１０により演算されて演算結果がメモリ２に書き込まれるように構成される。 - 特許庁

The CPU 1 has mutually different first and second combination CPU address lines, and by connecting the first combination CPU address line to the memory 2 via the buffer 3 and connecting the second combination CPU address line to the DSP 4, performs address control for the memory 2 and the DSP 4, thereby performing control for writing a program stored in the memory 2 into the DSP 4 via a data bus.例文帳に追加

ＣＰＵ１は、互いに異なる第１及び第２の組み合わせＣＰＵアドレス線を有し、第１の組み合わせＣＰＵアドレス線をバッファ３を介してメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をＤＳＰ４に接続し、メモリ２及びＤＳＰ４に対してアドレス制御を行うことで、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行う。 - 特許庁

This array type processor independently has a data bus part 102 which has an array of processors connected by a programmable switch and mainly performs operation and a state transition management part 101 which facilitates the actualization of a state transition means and performs control and then they are actualized by constitution specified corresponding to the purposes of the processes, so that both operation and control are efficiently mounted and processed.例文帳に追加

プロセッサをアレイ状に並べたものをプログラマブルなスイッチで接続した構成をとり演算を主体として行うデータパス部１０２と、状態遷移手段の実現を容易とした構成をとり制御を行う状態遷移管理部１０１と、の二つを独立して持つことで、それぞれを処理目的に応じて特化した構成で実現し、演算と制御との両者を効率良く実装及び処理する。 - 特許庁

The multiple-length arithmetic circuit is a bus master module for performing an addressing operation for itself and maybe operated by receiving the setting of the control data from the CPU, and the CPU does not have to repeatedly perform a data transfer instruction, an addition/subtraction instruction, etc., and can fast perform an operation of multiple-length data to be needed in elliptic curve cryptography, etc.例文帳に追加

多倍長演算回路は、自らアドレシング動作を行うバスマスタモジュールであり、ＣＰＵから制御データの設定を受けて動作すればよく、ＣＰＵはデータ転送命令及ぶ加減算命令等を繰り返し実行する必要はなく、楕円曲線暗号などで必要となる多倍長データの演算を高速に実行可能になる。 - 特許庁

To improve the total performance of a system circuit by shortening the time for which a processor is made to wait to read when the protocol handler using a processor converts the system bus of the processor into an access signal to an I/O device, a memory device or the like, and using the time obtained by the shortening for internal processes for operation or the like.例文帳に追加

プロセッサを用いたプロトコルハンドラにおいて、プロセッサのシステムバスをＩ／Ｏデバイス、メモリデバイス等へのアクセス信号へ変換する際、リードでプロセッサが待たされる時間を短縮し、短縮された時間を演算などの内部処理に使用して、システム回路全体の性能向上を行うこと。 - 特許庁

While a DMA transfer request signal in an ON state is supplied from a CPU 10, a DMA unit controlling part 6 checks the state of the DMA operation enabling signal, requests the CPU 10 for the right of using a system bus 14 when it is in an ON state, makes plural blocks transfer data between a memory 11 and input-output devices 12 and 13.例文帳に追加

ＤＭＡユニット制御部６は、ＣＰＵ１０からＯＮ状態のＤＭＡ転送要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＣＰＵ１０に対して要求し、メモリ１１と入出力装置１２、１３の間で複数のブロックを継続してデータ転送させる。 - 特許庁

The coil unit 11 for the antenna is configured to finely adjust the resonance frequency by varying the capacitance value between terminal plates 4 and 5 by varying the bend angle of an outward end parts 4A of the terminal plate 4 connected to a connector by an adjustment section 7 comprising the terminal plate 4 and the terminal plate 5 fixedly joined to a bus bar 21.例文帳に追加

アンテナ用コイル装置１１は、コネクタに接続される端子板４とバスバー２１に固定接合される端子板５の各外出端部部分４Ａ、５Ａによって構成された調整部７において、端子板４の外出端部部分４Ａの屈曲角度を変化させることにより、端子板４、５間の容量値を変え、これにより共振周波数の微調整を行うように構成されている。 - 特許庁

The electric motor includes a tubular insulator 14a which insulates the coils 13b, 13b of U, V and W phases for rotating a rotor by electromagnetic force and a stator core 13 around which the coil 13b is wound, and a plurality of bus bars 17-19 secured to the insulator 14a and relaying power supply to the coils 13b, 13b constituting respective phases.例文帳に追加

ロータを電磁力により回転させるＵ，Ｖ，Ｗ各相のコイル１３ｂ，１３ｂと該コイル１３ｂが巻回されるステータコア１３とを絶縁する筒状のインシュレータ１４ａと、該インシュレータ１４ａに固定されるとともに、各相を構成するコイル１３ｂ，１３ｂへの給電を中継する複数のバスバー１７〜１９と、を備えた電動モータである。 - 特許庁

A semiconductor memory device includes: NAND flash memories 11 and 12 having first and second memory cell configurations; a controller 13 having a controller function 13A for controlling the NAND flash memory 11 and a controller function 13B for controlling the NAND flash memory 12; and a card bus 16 connected to the controller 13 for transferring a signal between the outside and the controller 13.例文帳に追加

第１，第２のメモリセル構成を持つＮＡＮＤフラッシュメモリ１１，１２と、ＮＡＮＤフラッシュメモリ１１を制御するコントローラファンクション１３Ａと、ＮＡＮＤフラッシュメモリ１２を制御するコントローラファンクション１３Ｂを有するコントローラ１３と、コントローラ１３に接続され、外部とコントローラ１３との間で信号の授受を行うためのカードバス１６とを備える。 - 特許庁

If the processing of an image processing unit 4 arrives at a limit when image data transferred at a high speed from a CCD of a reading unit 1 is transferred to the unit 4 by an image bus managing unit 3, the unit 3 switches the data transferred to the unit 4 to an image memory access controller 7, and the data is temporarily bypassed to a memory 9.例文帳に追加

読取ユニット１のＣＣＤから高速で転送されている画像データを像バス管理部３で画像処理プロセッサ４に転送しているときに、画像処理プロセッサ４の処理が限界に達すると、画像バス管理部３は画像処理プロセッサ４へ転送していた画像データを画像メモリアクセス制御部６へ切り替えて一時的に画像データをメモリ９に回避する。 - 特許庁

A breaker 15 is fitted between the converter 3 and the AC reactor 4, and the synchronous phase modifier 10 is configured so as to be able to operate as a generator which singly supplies the bus 7, with the power in place of the system of the shaft generator 1 by a driven prime mover 12 and an interrupt operation of the breaker 15.例文帳に追加

変換装置３と交流リアクトル４との間には遮断器１５が設けられており、同期調相機１０は、原動機１２の駆動および遮断器１５の遮断動作により、軸発電機１の系統に代わって母線７に単独で電力を供給する発電機に兼用できるように構成されている。 - 特許庁

A CPU 11 of this electronic apparatus that receives a notice of the opening of a card over 7 from a detection circuit 18 checks an operating mode and transmits an instruction signal to interrupt a power line (a) or a bus line (b) to an interface section 16, in order to inhibit access to the memory card 8, when the operating mode is photographing mode or a data rewrite mode.例文帳に追加

この電子機器のＣＰＵ１１は、検出回路１８からカード蓋７が開けられた旨を通知された際、そのときの動作モードを調べ、その動作モードが撮影モードまたはデータ書き換えモードである場合には、メモリカード８に対するアクセスを禁止すべく、電源ラインａおよびバスラインｂをオフするための指示信号をインタフェース部１６に送信する。 - 特許庁

A power control unit includes: a voltage transducer terminal region 200 provided at an outer surface of a voltage transducer housing 140A and to which a voltage transducer 140 electrically connects; a relay terminal region 400 provided at an outer surface of an inverter housing 120A; and a bus bar 300 electrically connecting the voltage transducer terminal region 200 with the relay terminal region 400.例文帳に追加

電圧変換器筐体１４０Ａの外表面に設けられ、電圧変換器１４０が電気的に接続される電圧変換器端子領域２００と、インバータ筐体１２０Ａの外表面に設けられる中継端子領域４００と、電圧変換器端子領域２００と中継端子領域４００とを電気的に接続するバスバー３００とを備える。 - 特許庁

Disclosed is the ternary signal output circuit which outputs three values of a stationary level, a high level, and low level to the field bus transmitting a DC current and a digital signal through a common transmission line, wherein two switches which are brought under complementary ON/OFF control are provided to output the stationary level through one switch and to output the high level and low level through the other switch.例文帳に追加

直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とするもの。 - 特許庁

An LSI 10 comprises a processor 12 having a pipeline 15 which processes instruction data input to the processor 12 through a bus 13 and an arithmetic execution circuit 16 which perform, upon input of the instruction data processed by the pipeline 15 thereto, arithmetic processing according to the instruction data; and a storage circuit 14 which stores the instruction data input from the pipeline 15 to the arithmetic execution circuit 16.例文帳に追加

ＬＳＩ１０は、バス１３を介してプロセッサ１２に入力された命令データを処理するパイプライン１５、及びパイプラインに１５よって処理された命令データが入力され、命令データに従って演算処理を行う演算実行回路１６を有するプロセッサ１２と、パイプライン１５から演算実行回路１６に入力される命令データを格納する記憶回路１４と、を有するものである。 - 特許庁

An associative storage device comprises a match line of which the potential is varied in accordance with whether data of a memory cell coincides with a retrieval key of a search bus or not, a precharge circuit precharging the match line, a sample-and-hold circuit sampling a potential of the match line and holding it, and a detector circuit detecting a potential held by the sample-and-hold circuit.例文帳に追加

連想記憶装置は、メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインと、マッチラインをプリチャージするプリチャージ回路と、マッチラインの電位をサンプルしてホールドするサンプルアンドホールド回路と、サンプルアンドホールド回路がホールドした電位を検出する検出回路を含む。 - 特許庁

The control circuit of the tracking servo system of a CD drive temporarily stores control commands for the servo IC in hold registers 192i(i=1 to n) of the transfer circuit 19 for each piece of data which can be transferred by the data bus of a microprocessor 18 and sets data controlling the transfer in a determination register 193, so that they are transferred to the servo IC 13 together.例文帳に追加

ＣＤ装置のトラッキングサーボ系の制御回路において、サーボＩＣ１３に対する制御コマンドを、マイクロプロセッサ１８のデータバスにより転送可能なデータごとに、一度、転送回路１９の保持レジスタ１９２_-i（ｉ＝１〜ｎ）に記憶しておき、確定レジスタ１９３に転送を制御するデータをセットすることにより、これを一括的にサーボＩＣ１３に転送する。 - 特許庁

The microcomputer is provided with an operation unit 2 to perform an arithmetic processing, a cache memory 3 used as built-in memory to write/read data by the operation unit 2 and connected with an external memory 5 by bus and a cache validity flag 4 to display validity of the cache memory 3 used as the built-in memory by the arithmetic unit 2.例文帳に追加

演算処理を行う演算ユニット２と、この演算ユニット２によりデータの書き込み・読み出しを行うとともに、外部メモリ５にバス接続された内蔵メモリ兼キャッシュメモリ３と、演算ユニット２により内蔵メモリ兼キャッシュメモリ３の有効性を表示するキャッシュ有効フラグ４とを有する。 - 特許庁

The bus system also includes: a pri signal comparing section PC 1; a passing monitoring-recording part OV1; a bank address monitoring part BAM; a previous access bank address holding part BAH; a priority setting register RS1; and a register part RSP which has a re-passing forbidden duration-setting register RS2 and a bank address position-specification register RS 3.例文帳に追加

また、ｐｒｉ信号比較部ＰＣ１と、追い越し監視・記録部ＯＶ１と、バンクアドレス監視部ＢＡＭと、前回アクセスバンクアドレス保持部ＢＡＨと、優先順位設定レジスタＲＳ１、再追い越し禁止期間設定レジスタＲＳ２およびバンクアドレス位置指定レジスタＲＳ３を有するレジスタ部ＲＳＰとを備えている。 - 特許庁

Before a dielectric film is formed, the components in the surface layer of a bus electrode are analyzed and a substrate is selected, in order to provide the plasma display panel which is not colored by a silver compound containing sulfur produced on the electrode surface by reacting with a sulfur compound in the atmosphere such as silver sulfide (Ag_2S), silver sulfite (Ag_2SO_3) or the like.例文帳に追加

誘電体膜が形成される前に、バス電極表面層の成分分析を行い、基板選別をすることにより、大気中の硫黄化合物と反応して電極表面に生成した硫黄を含有する硫化銀（Ａｇ_２Ｓ）や亜硫酸銀（Ａｇ_２ＳＯ_３）などの銀化合物による着色のないプラズマディスプレイパネルを実現する。 - 特許庁

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer.例文帳に追加

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。 - 特許庁

When a reading request is issued after a writing request is issued from a master 11 to a resource 42 in a period that a shared bus 50 is occupied by a master 12, a writing detecting device 61 detects the reading request, and a reading generating device 71 inserts a dummy reading request following the writing request based on this detection.例文帳に追加

マスタ１２が共有バス５０を占有している期間中にマスタ１１から資源４２に連続して書込み要求が発行された後読出し要求が発行される場合、書込み検出装置６１が書込み要求を検出し、これに基づいて読出し発生装置７１は書込み要求に続けてダミーの読出し要求を挿入する。 - 特許庁

Further, the transmission of the above bus reset pulses and the reception of the presence pulses are carried out by utilizing an existing control signal communication means (first and second communication interfaces 6 and 7) which adopts one line type bidirectional baseband communication method in such a way that a tuning high frequency circuit 2 established in the antenna unit AU may be controlled from a control unit 8 of the device body unit RU.例文帳に追加

また、上記バスリセットパルスの送信とプレゼンスパルスの受信を、アンテナユニットＡＵに設けられたチューニング高周波回路２を装置本体ユニットＲＵの制御部８から制御するために設けられている、１線式双方向ベースバンド通信方式を採用した既存の制御信号通信手段（第１及び第２の通信インタフェース６，７）を利用して行う。 - 特許庁

When the die 50 enters a terminal piece 10, the reaction force against the pressure from the die 50 is applied to the die 50 side from welding areas 11a, 21a side of the terminal piece 10 and a bus bar 20 in a welding area of the terminal piece 10 corresponding to the die 50, and the reaction force is measured by the load cell 65.例文帳に追加

ダイス５０を端子金具１０に侵入させると、端子金具１０のうちダイス５０と対応する接合領域では、ダイス５０からの押圧力に抗する反力が端子金具１０及びバスバー２０の接合領域１１ａ，２１ａ側からダイス５０側に作用し、この反力がロードセル６５で計測される。 - 特許庁

The plug includes plug electrodes to be connected to a power line to which electric power superposed with the information signals is supplied via a bus line, a first semiconductor switching element to be connected in series to at least one of the plug electrodes, and a capacitor to be connected in series to at least one of the plug electrodes, provided in parallel to the first semiconductor switching element.例文帳に追加

バスラインを介して情報信号が重畳される電力が供給される電源線に接続されるプラグ電極と、プラグ電極の少なくとも一つと直列に接続される第１半導体スイッチング素子と、プラグ電極の少なくとも一つと直列に接続され、第１半導体スイッチング素子と並列に設けられるキャパシタと、を備えるプラグが提供される。 - 特許庁