「bus」に関連した英語例文の一覧と使い方(432ページ目) - Weblio英語例文検索

In determining whether the fault is internal or external, the fault is an internal one when a positive sequence current of the first and second main circuit breakers is in phase, and the fault is outside the bus when the positive sequence current of the first and second main circuit breakers is not in-phase.例文帳に追加

フォルトが内部または外部であるかを判定し、第１メイン回路ブレーカおよび第２メイン回路ブレーカの正シーケンス電流が同相である場合、フォルトが内部であり、第１メイン回路ブレーカおよび第２メイン回路ブレーカの正シーケンス電流が同相ではない場合、フォルトがバスに対して外部である。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

In the signal processing circuit suitable to be used for at least one node of plural nodes forming the communication network, when the state of the link layer of one node is changed from the active state capable of communication to the inactive state incapable of communication, one node automatically issues bus reset.例文帳に追加

通信ネットワークを形成する複数のノードのうちの少なくとも１のノードに使用するのに適した信号処理回路であって、１のノードのリンク層の状態が通信可能なアクティブ状態から通信ができない非アクティブ状態に変化した場合に、１のノードが自動的にバスリセットを発行する。 - 特許庁

An extension interface 205, i.e., an interface unit with a host computer, an ASIC 206 for image processing print data, and a hard disc drive 208 for use as the buffer area of print data and image data connected with a hard disc drive 207 are also connected with the bus 204.例文帳に追加

また、ホストコンピュータとのインタフェース装置である拡張インタフェース２０５と、印刷データの画像処理を行うＡＳＩＣ２０６と、印刷データおよび画像データのバッファ領域として使用するハードディスク装置２０７に接続されたハードディスクドライブ２０８とが、バス２０４に接続されている。 - 特許庁

Relating to a TFT substrate 1, a current supply bus line 26 which supplies current to a lower electrode of an organic EL layer is formed outside a display region 10 where the organic EL layer and a drive TFT are formed, and contact holes 28 for supplying current to an upper electrode of the organic EL layer are formed in its outside.例文帳に追加

ＴＦＴ基板１には有機ＥＬ層、駆動ＴＦＴ等が形成されている表示領域１０の外側に有機ＥＬ層の下部電極に電流を供給する電流供給母線２６等が形成され、その外側には有機ＥＬ層の上部電極に電流を供給するためのコンタクトホール群２８が形成されている。 - 特許庁

ISDN-compatible communications equipment, which can confirm line-using states of other terminals bus-connected to the same line, is provided with a message analyzing section 13 which confirms whether channel releasing requests are made from other communication terminals connected to the same line by analyzing sent messages.例文帳に追加

同一回線にバス接続された他端末の回線使用状態を確認することができるＩＳＤＮ対応通信装置において、送られてくるメッセージを解析することにより、同一回線に接続されている他の通信端末からチャネル解放要求がきているか確認するメッセージ解析部１３を有する。 - 特許庁

The failure analysis apparatus requests the transmission of the additional data necessary for the analysis of the failed part different from the normal control data to a predetermined object node out of the total nodes when the failed part is estimated, and each node transmits the additional data to the communication bus when the transmission of the additional data is requested from the failure analysis apparatus.例文帳に追加

故障解析装置は、故障部位が推定された場合に、通常の制御データとは異なる該故障部位の解析に必要な追加データの送出を、全ノードのうち所定の対象ノードに要求し、各ノードは、故障解析装置から追加データの送出が要求された場合に、その追加データを通信バスへ送出する。 - 特許庁

Based upon a command set in a specified data setting register 53, an addressable address space of a buffer RAM 31 is optimized according to a packet length of a handled data standard to eliminate power consumption of an address bit line 63 of an address bus which becomes unnecessary as a result of the optimization.例文帳に追加

指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。 - 特許庁

An exclusive control circuit 100 of different cycle sequencers is arranged in the access control circuit of sequencers which is provided with firmware 102 connected through the same bus line, a storage element 104, and sequencers 106 and 108 so that control data can be transmitted and received between the firmware 102 through the storage element 104 and the sequencers 106 and 108.例文帳に追加

本発明の異周期シーケンサの排他制御回路１００は、同一のバスラインで結ばれたファームウェア１０２、記憶素子１０４、シーケンサ１０６、１０８を含み、記憶素子１０４を介してファームウェア１０２とシーケンサ１０６、１０８との間で制御データ等の送受信を行うシーケンサのアクセス制御回路に備えられる。 - 特許庁

The computer A is equipped with a built-in hard disk, a dedicated USB port 2 provided exclusively for the built-in hard disk, and a USB sub route which connects the built hard disk and dedicated USB port 2, and the disk is made usable as a flexible through the bus route to enable data exchange with another computer B.例文帳に追加

コンピュータＡに内蔵されている内蔵ハードディスクと、内蔵ハードディスク専用に設けられた専用ＵＳＢポート２と、内蔵ハードディスクと専用ＵＳＢポート２とを接続するＵＳＢバスルートとを備え、バスルートによって内蔵ハードディスクをフレキシブルディスク化し、他のコンピュータＢとのデータ交換を可能にする。 - 特許庁

An ultrasonic photographing portion 1 and a personal computer 2 are interconnected and constituted through a bus line 3, a CPU 6 and a graphics controller 11 simultaneously display and control respective images in an M-mode and a B-mode formed by an image reconstituting portion 5 onto respective display regions of a monitor device 12.例文帳に追加

超音波撮影部１とパーソナルコンピュータ２とがバスライン３を介して相互接続されて構成されており、ＣＰＵ６及びグラフィクスコントローラ１１が、画像再構成部５により形成されたＭモード及びＢモードの各画像をモニタ装置１２の各表示領域にそれぞれ同時に表示制御する。 - 特許庁

To reduce the capacity of a buffer memory and to execute a sufficient number of times of retry by setting the total number of times of retry with respect to a series of input/output requests in a disk control system where a disk controller and a disk device are connected through a bus for disk interface such as IDE and SCSI.例文帳に追加

ディスク制御装置とディスク装置とをＩＤＥやＳＣＳＩ等のディスクインタフェース用バスを介して接続してなるディスク制御システムにおいて、一連の入出力要求に対してリトライ回数の総数を設定することで、バッファメモリの容量の低減化を図るとともに、リトライを充分な回数行なえるようにする。 - 特許庁

To suppress an adverse influence of some trouble caused in a high-reliability unit on data communication of a low-reliability unit as much as possible in a vehicle communication system provided with both the high-reliability unit connected to communication buses of dual systems and the low-reliability unit connected to one communication bus.例文帳に追加

２重系統の通信バスに接続された高信頼性ユニットと一方の通信バスにのみ接続された低信頼性ユニットとが混在した車両通信システムにおいて、高信頼性ユニットに生じた何らかの障害が低信頼性ユニットのデータ通信に悪影響を及ぼすことを極力抑制できるようにする。 - 特許庁

To provide a field bus system which enables engineering (off-line engineering) of devices compatible with block instantiation, without a connection to an actual device, and which, if an actual device is installed, executes block instantiation as necessary to enable engineering data to be set in the actual device.例文帳に追加

ブロックインスタンシェーション対応機器に対して実機接続なしでエンジニアリング（オフラインエンジニアリング）を可能とすると共に、実機が設置された場合には、必要に応じてブロックインスタンシェーションを実施し、エンジニアリングデータを実機に設定可能なフィールドバスシステムを実現する。 - 特許庁

A computation unit programmable, as a configuratable cell unit, is provided with the computation mechanism for executing mathematical and/or logical basic operations and addressing-enabled functions and/or networking setup means (F-Plureg, M-Plureg), in order to make the functions and/or networking to be configured independent of a processing-data-bus.例文帳に追加

構築可能なセルユニットとしてプログラム可能な計算ユニットには、数学的および／または論理的基本演算を実行するための計算機構と、アドレシング可能な機能および／または網目化設定手段（Ｆ−Ｐｌｕｒｅｇ，Ｍ−Ｐｌｕｒｅｇ）が、構築すべき機能および／または網目化が処理データバスに依存しないようにするために設けられている。 - 特許庁

To provide a manufacturing method of a printed wiring board for a semiconductor package solving problems of contamination of a liquid of an electrolytic nickel/gold plating bath due to a palladium catalyst adhesion process before electroless copper plating, insulation reliability degradation between solder ball pads and the like, and having a pad subjected to electrolytic nickel/gold plating in a part of a semiconductor mounting surface without using a bus line.例文帳に追加

無電解銅メッキ前のパラジウム触媒付着処理による、電解ニッケル・金メッキ浴の液の汚染や、半田ボールパッド間の絶縁信頼性低下等の問題を解決する、バスラインを用いずに半導体搭載面の一部に電解ニッケル・金メッキされたパッドを有する半導体パッケージ用プリント配線板の製造方法を提供する。 - 特許庁

The USB device 20 has a peripheral equipment interface 21 to achieve an intrinsic function as peripheral equipment, a security interface 24 equipped with an ID storage part 27, an interface control part 25 to control the peripheral equipment interface 21 and the security interface 24, a USB bus interface 23, and the like.例文帳に追加

ＵＳＢ機器２０は、周辺機器としての本来の機能を実現する周辺機器インタフェース２１，ＩＤ記憶部２７を備えたセキュリティインタフェース２４，周辺機器インタフェース２１とセキュリティインタフェース２４を制御するインタフェース制御部２５，ＵＳＢバスインタフェース２３等を有する。 - 特許庁

To provide technology for mapping a control register to a memory space and IO space in an open-system server mounted with a bus of an industry standard, and allowing simultaneous access from a plurality of OSs operating under control of a LPAR (Logical Partition) control program to a device holding only one control register for controlling the device.例文帳に追加

業界標準規格のバスを搭載するオープン系サーバにおいて、制御レジスタをメモリ空間及びＩＯ空間にマッピングし、且つ該デバイスを制御するための制御レジスタを一つしか保持していないデバイスをＬＰＡＲ制御プログラムの制御下で動作する複数のＯＳからの同時アクセスを可能とする技術を提供する。 - 特許庁

This multi-processor system is provided with communication register modules 400-402 corresponding to processors 10-12 one to one, and a lock processing test operation is operated to the corresponding communication register modules, and a lock value set operation and an unlock operation are operated through an inter-communication module bus to all the communication modules by executing simultaneous writing control.例文帳に追加

プロセッサ１０〜１２に１対１対応する通信レジスタモジュール４００〜４０２を設け、ロック処理テスト動作は対応する通信レジスタモジュールに対して行ない、ロック値セット動作およびアンロック動作は通信モジュール間バス７００を介して全通信モジュールに同時書き込み制御して行なう。 - 特許庁

The resistor modular substrate 10 comprises a plurality of independent DC resistor chips 11 formed of a thin film resistor 13 wherein the DC resistor chips 11 are formed within the pattern pitch of a bus wiring 20 on a wiring circuit board for mounting the DC resistor chips 11 and flip-chip electrode terminals 14 are provided at the opposite ends of the DC resistor chips 11.例文帳に追加

薄膜の抵抗体１３で形成され互いに独立した複数個の直流抵抗チップ１１からなる抵抗モジュール基板１０であって、直流抵抗チップ１１は実装する配線回路基板のバス配線２０パターンピッチの範囲内で形成され、直流抵抗チップ１１の両端には、フリップチップ電極端子１４を有している。 - 特許庁

Since a command for notifying a recorder kind is transmitted to a CPU 29 via an IEEE1394 interface circuit 42 being a bidirectional bus, the CPU 29 discriminates whether or not connected peripheral equipment is a DVCPRO recorder 50, operates a changeover switch 40a, and inputs a signal to the prescribed compression circuit 41, 43 side.例文帳に追加

ＣＰＵ２９には双方向バスであるＩＥＥＥ１３９４インターフェース回路４２を介してレコーダ種類を告知するコマンドが伝送されるので、ＣＰＵ２９では接続されている周辺機器がＤＶＣＰＲＯレコーダ５０であるか否かを判別して、切換スイッチ４０ａを動作させ、所定の圧縮回路４１、４３側に信号を入力させる。 - 特許庁

To provide a semiconductor device whose heat generation in switching-on is reduced by decreasing contact resistance when bus-bars for external connection and electrodes of the semiconductor device are connected electrically, whose size is reduced by reducing size of nuts for electrical connection, and to which the nuts are attached without wrong fitting.例文帳に追加

外部接続用金属ブスバーと半導体装置の電極との電気接合時の接触抵抗を小さくして通電時の発熱を低減するとともに、電気接合に使用するナットのサイズを小さくすることにより半導体装置のサイズを小さくすることができ、ナットの半導体装置への組み込みに際し、ナットの誤挿入の虞のない半導体装置を提供すること。 - 特許庁

The memory control system is characterized in that a voltage control part 106 varies source voltages of a plurality of buffers 200 and 201 used to access a bus signal composed of a plurality of data signals respectively and thus output delay times of the buffers are varied to suppress crosstalk due to simultaneous switching of the signals for improvement of the waveform quality of signals on a substrate.例文帳に追加

複数のデータ信号により構成されるバス信号へのアクセスに使用する複数のバッファ２００、２０１において、各バッファの電源電圧を電圧制御部１０６によりそれぞれ変化させることにより、各バッファの出力遅延時間を変化させて信号の同時スイッチングによるクロストークの発生を抑える、基板上信号の波形品質の向上を可能とするメモリ制御方式。 - 特許庁

This electronic equipment with a serial ATA interface is constituted to control transition to a power saving mode of the serial ATA interface (serial ATA bus) (step S8), on confirmation of copletion of a predetermined command (step S4), when detecting that the command is issued or received (step S2).例文帳に追加

シリアルＡＴＡインタフェースを持つ電子機器において、予め定められたコマンドの発行または受信が検知された場合に（ステップＳ２）、当該コマンドの実行完了が確認されたことに応じて（ステップＳ４）、シリアルＡＴＡインタフェース（シリアルＡＴＡバス）のパワーセーブモードへの移行が制御される（ステップＳ８）構成とする。 - 特許庁

The communication channel interface circuit is configured to perform control for reading transmission data to be applied to the corresponding communication channel from the communication channel buffer area, and for writing reception data to be applied from the communication channel in the corresponding communication channel buffer area on the basis of the definition information of the communication channel buffer area set in a register circuit via the internal bus.例文帳に追加

通信チャネルインタフェース回路は、内部バス経由でレジスタ回路に設定された通信チャネルバッファ領域の定義情報に基づいて、通信チャネルバッファ領域から対応する通信チャネルに与える送信データを読み出し且つ通信チャネルから与えられる受信データを対応する通信チャネルバッファ領域に書き込む制御を行う。 - 特許庁

When a host controller 100 instructs execution of the memory cycle of the SRAM 320 to a memory controller 200, an SRAM controller 203 in the memory controller 200 outputs a memory control command for the SRAM 320 to an SRAM control line 504, and outputs address data through a shared address/data bus 503.例文帳に追加

メモリコントローラ２００において、ホストコントローラ１００がＳＲＡＭ３２０のメモリサイクルの実施をメモリコントローラ２００に指示すると、ＳＲＡＭコントローラ２０３は、ＳＲＡＭ３２０に対するメモリ制御コマンドをＳＲＡＭ制御線５０４に出力し、アドレスデータを共通アドレス／データバス５０３にて出力する。 - 特許庁

Each inverter circuit 11, 13 drives a running motor 10 and a robot driving motor 12, also a regenerative current, when it is generated in these motors 10, 12, is regenerated in DC bus bars 9a, 9b through a flywheel diode 15, and the battery 16 is charged with this regenerative current.例文帳に追加

各インバータ回路１１は、走行用モータ１０、ロボット駆動用モータ１２を駆動すると共に、それらのモータ１０、１２において回生電流が発生したときには、その回生電流をフライホイールダイオード１５を通じて直流母線９ａ及び９ｂに回生するようになり、この回生電流によりバッテリ１６が充電される。 - 特許庁

A stream control API transparency entry 501 and an audio control API transparency entry 502 transfer the performance request of application interface processing through a PCI bus to transparency API communication interfaces 511 and 512, and notify it to the actual processing parts when the performance request of the application interface processing is issued from the application program 500.例文帳に追加

ストリーム制御ＡＰＩ透過エントリ５０１およびオーディオ制御ＡＰＩ透過エントリ５０２は、アプリケーションプログラム５００からアプリケーションインタフェース処理の実行要求が発行されたときに、当該アプリケーションインタフェース処理の実行要求を、ＰＣＩバスを通じて透過ＡＰＩ通信インタフェース５１１，５１２に転送し、実処理部へ伝える。 - 特許庁

In the semiconductor test device wherein a measurement operation part and a controller are connected via a system bus, and which is so configured that a plurality of interrupt processings are performed between the measurement operation part and the controller, the operation part includes an interrupt control means which performs control giving priorities to a plurality of interruptions to the controller.例文帳に追加

測定演算部と制御部がシステムバスを介して接続され、測定演算部と制御部との間で複数の割込み処理をかけるように構成された半導体検査装置において、前記演算部に前記制御部に対する複数の割込みに優先順位をつけて制御する割込み制御手段を設けたことを特徴とするもの。 - 特許庁

To provide a bus connection device which can optimize a preread according to dynamic variation in the optimum amount of preread data for a transfer request device for data transfer when the transfer request device manages the start and end of the data transfer and can not know the total amount of transfer data in advance for a read of data between a plurality of buses.例文帳に追加

データ転送の転送要求装置がデータ転送の開始および終了の管理を行っていて複数のバス間でのデータリードを行うときに転送データの総量を予め知ることができない場合に、同一の転送要求装置に対する最適な先読みデータ量の動的な変化に合わせて先読みを最適化することができるバス接続装置を提供する。 - 特許庁

The camera module 16 sends out the image-processed data one after another as image data for each pixel to the controller 12 over a camera data bus according to a clock 18 of 22.5 MHz fed from the controller 12, and an LCD display 13 displays one frame of image data sent out in an Idle + TX slot section.例文帳に追加

画像処理されたデータは、制御部１２から供給される２２．５ＭＨｚのクロック１８により１ピクセル単位の画像データとして、カメラデータバスを介してカメラモジュール１６から制御部１２に順次送出され、Ｉｄｌｅ＋ＴＸスロット区間で１フレーム分の画像データが送出されてＬＣＤ表示部１３に表示される。 - 特許庁

To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.例文帳に追加

シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁

The same address is allocated to a port register 14 and an RTP output register 13 and data from a data bus 41 are held in either the port register 14 or the RTP output register 13 corresponding to the value of the RTP control signal so that the microcomputer having the RTP function can be provided without adding the address decoder for the RTP output register 13.例文帳に追加

ポートレジスタ１４とＲＴＰ出力レジスタ１３とに同一のアドレスを割り当て、データバス４１からのデータをＲＴＰ制御信号の値に応じてポートレジスタ１４およびＲＴＰ出力レジスタ１３のうちのいずれかに保持させるようにして、ＲＴＰ出力レジスタ１３のためにアドレスデコーダを追加することなくリアルタイムポート機能を有するマイクロコンピュータを実現する。 - 特許庁

Transfer electrodes 705 comprising a barrier part electrode 705A and a storage part electrode 705B are arrayed with interval in a horizontal charge transfer resistor 405A, four horizontal bus line wirings 706A are so provided that other pulse is applied with four transfer electrodes 705 as cycle, and adjoining four adjoining transfer electrodes 705 are connected to different wirings 706A, respectively.例文帳に追加

水平電荷転送レジスタ４０５Ａには、障壁部電極７０５Ａと蓄積部電極７０５Ｂとから成る転送電極７０５が間隔をおいて配列されており、４つの転送電極７０５を周期として別のパルスを印加できるように、４本の水平バスライン配線７０６Ａが設けられ、隣接する４つの転送電極７０５はそれぞれ異なる配線７０６Ａに接続されている。 - 特許庁

To enhance a display frame rate by reducing a transfer volume of a photographed image data, and by reducing a transfer frequency of the reduced image data to reduce an occupation rate of a bus and a processing burden for a CPU, in an image display with a camera for displaying a photographed image with a frame image.例文帳に追加

撮影画像をフレーム画像付きで表示するカメラ付き画像表示装置において、撮影された画像データの転送量を削減するとともに、その削減された画像データの転送回数を少なくすることにより、バスの占有率及びＣＰＵの処理負担を軽減して、表示フレームレートを向上すること。 - 特許庁

To perform data transfer between respective modules, even in the case of using a transfer clock that is equal to or lower than the range of the operation frequency of the transmitting side driver circuit and the receiving side receiver circuit of an interface actually performing the data transfer in an image forming device, which performs data transfer between respective modules by utilizing a differential serial data bus.例文帳に追加

各モジュール間のデータ転送を差動型シリアルデータバスを利用して行なう画像形成装置において、そのデータ転送を実際に行なうインタフェースの送信側のドライバ回路及び受信側のレシーバ回路の動作周波数範囲以下の転送クロックを用いる場合でも、各モジュール間のデータ転送を行なえるようにする。 - 特許庁

In this data reading/writing method for the bridge interface, by properly controlling a signal level and timing between a host and a device, the bridge interface can perform a perfect message handshake, and performs work at any transmission speed to easily convert the flow of the command of an arbitrary bus present in the front end.例文帳に追加

本発明は、ホストとデバイスとの間において、信号レベルとタイミングを、適当に制御することにより、ブリッジインタフェースが、完全なメッセージハンドシェイクをでき、何れの伝送速度でも、ワークを行い、簡単に、先端にある任意のバスのコマンドの流れを変換できる、ブリッジインタフェースのデータ読み書き方法を提供する。 - 特許庁

Among addresses AR0 to AR3 generated in readout address generating parts 35-0 to 35-3 and an address Asys inputted from an external bus Bsys, according to configuration information supplied from a configuration information storage part 34, addresses to be supplied to local memories 31-0 to 31-3 are selected, respectively.例文帳に追加

読み出しアドレス発生部３５−０〜３５−３において発生するアドレスＡＲ０〜ＡＲ３および外部バスＢｓｙｓより入力されるアドレスＡｓｙｓの中から、構成情報記憶部３４より供給される構成情報に応じて、ローカルメモリ３１−０〜３１−３に供給するアドレスがそれぞれ選択される。 - 特許庁

This logic analyzer incorporated type electronic component has: an application circuit 29 having a prescribed function incorporated in a package such as a CPU, a damping resistor or a bus buffer; and a logic analyzer 20 incorporated in the package, taking in the input/output signal to the application circuit 29 in prescribed timing, and storing it.例文帳に追加

本発明は、ＣＰＵやダンピング抵抗、バスバッファ等、パッケージ内に組み込まれた所定機能を有するアプリケーション回路２９と、このパッケージ内に組み込まれ、アプリケーション回路２９に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザ２０とを備えるロジックアナライザ内蔵型電子部品である。 - 特許庁

In the computer system, a memory control part 120 mounted on a mother board 100 is disabled by a disable signal 130b and a memory control part 220 is mounted onto a daughter card 210 and connected to a processor bus 101 later so that the addition of the memory state preserving device or expansion of main memory capacity can be attained.例文帳に追加

コンピュータシステムに於いて、マザーボード１００に実装されたメモリ制御部１２０をディセーブル信号１３０ｂによりディセーブルし、メモリ制御部２２０をドータカード２１０に実装してからプロセッサバス１０１に接続することにより、メモリ状態保存装置の付加や主メモリ容量拡張の実現が図れることを特徴とする。 - 特許庁

The device further includes a means (for example, short-circuiting protection module including a fuse or current sensor circuit, and an electric isolation switch) for isolating anyone of the sensor cell groups from the related bus line, in response to the fact that the anyone out of the large number of finely machined sensor cells in anyone of the sensor cell groups is short-circuited to grounding.例文帳に追加

更に、いずれか１つのセンサ・セル群の多数の微細機械加工したセンサ・セルの内のいずれか１つがアースに短絡されたことに応答して、該センサ・セル群をその関連した母線線路から隔離する手段（例えば、ヒューズ、又は電流センサ回路と電気隔離スイッチとを含む短絡保護モジュール）が設けられる。 - 特許庁

In this system for connecting a computer 10 and the storage device 20 by a bus 30 and writing and reading the data, a management information table 22 for storing the array order of the data and a read means for referring to the management information table 22 and reading non-continuously written data as continuous data are provided inside the storage device 20.例文帳に追加

コンピュータと記憶装置間をバスで接続し、データの書き込みと読み出しを行なうシステムにおいて、前記記憶装置内に、データの配列順を記憶する管理情報テーブルと、該管理情報テーブルを参照して不連続で書き込んだデータを連続データとして読み出す読み出し手段とを具備して構成する。 - 特許庁

To provide a DMA (direct memory access) controller, a printer, and a DMA control method that, even in a DMA transfer, transfers a USB (universal serial bus) packet with the amount of data corresponding to the DMA transfer by configuring the DMA transfer for a given amount of USB packet data to a USB interface controller.例文帳に追加

ＵＳＢインタフェース制御装置に対する任意のデータ量のＵＳＢパケットデータのＤＭＡ転送を設定し、ＤＭＡ転送を行った場合においても、該ＤＭＡ転送に応じたデータ量のＵＳＢパケットを転送可能としたＤＭＡ制御装置、印刷装置、及びＤＭＡ制御方法を提供する。 - 特許庁

After the data read is started, control is so carried out that the memory 13 is not preread until data of one block is transferred from an I/O bus I/F 112 to the peripheral device 31 and after the data of the one block are transferred, the peripheral device 31 is controlled to start prereading when continuously reading data.例文帳に追加

データリード開始後、Ｉ／ＯバスＩ／Ｆ１１２から周辺装置３１に１ブロック分のデータが転送完了するまではメモリ１３から先読みを行わないように制御し、１ブロック分のデータが転送完了した後に、周辺装置３１がデータリードを継続する場合に、先読みを開始するように制御する。 - 特許庁

In this data transfer system, an address generation circuit 2 which generates a 1st address needed to access an external memory 9 and generates a 2nd address needed to access an internal memory 4 in the same bus cycle when a 1st access control signal is outputted is outputted from a CPU 1 and a control signal generation circuit 3 generates and supplies a 2nd access control signal.例文帳に追加

この発明は、外部メモリ９をアクセスするのに必要な第１のアドレスならびに第１のアクセス制御信号がＣＰＵ１から出力されると同一のバスサイクルにおいて、内部メモリ４をアクセスするのに必要な第２のアドレスをアドレス生成回路２、第２のアクセス制御信号を制御信号生成回路３で生成して供給するように構成される。 - 特許庁