「clock」に関連した英語例文の一覧と使い方(502ページ目) - Weblio英語例文検索

Thus, the reception characteristic is improved without increasing a fluctuation noise of a received signal and the carrier is generated from the reference clock controlled by the phase difference signal not affected with a fading phase fluctuation so as to easily generate the carrier and synchronization detection is conducted by a simple circuit.例文帳に追加

これにより、受信信号の変動ノイズの増大させずに受信特性を向上させ、また、フェージング位相変動の影響がない位相差信号によって制御された基準クロックから搬送波を生成することで、搬送波の生成が容易となり、簡単な回路で同期検波を行うことができる。 - 特許庁

When the electronic equipment is switched from the normal state to the standby state, a master clock 131 supplied in the normal state is stopped and a microcomputer power circuit operation mode switching signal XSTBY121 is outputted in a subclock operation state to switch the power source operation circuit mode to a small-current mode.例文帳に追加

電子機器の動作状態を通常状態から待機状態へ移行する場合、通常状態で供給されるマスタークロック１３１を停止してから、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを小電流モードへ切替える。 - 特許庁

The number of nodes in plural precise delay routes forming a propagation path of the signals (each of them being connected to mutually difference one of plural coarse delay steps, in the first coarse delay route) is recorded, for the arrival points of time of the successively entering signals at intervals longer than the cycle period of the reference clock signal.例文帳に追加

基準クロック信号の繰返し周期よりも長い間隔で逐次的に入来する信号の到達時点を、それら信号の伝搬路を形成する（第１の粗遅延経路の中の複数の粗遅延段の互いに異なる一つに各々が接続されている）複数の精遅延経路内のノードの数を記録する。 - 特許庁

A detection part 105 detects temporal logic variance of the transmitted data 104, varies a reference voltage regulation signal 124 output from a reference voltage control part 114 to optimize binarization and varies a phase of a clock signal output from a delay adjustment part 106 to adjust fetching of the data.例文帳に追加

検出部１０５は送信データ１０４の経時的な論理変化を検出して、基準電圧制御部１１４から出力される基準電圧調整信号１２４を変化させて２値化の適正化を図ると共に、遅延調整部１０６から出力されるクロック信号の位相を変化させてデータの取り込みを調整する。 - 特許庁

To provide a radio communication device capable of performing an appropriate operation in order to improve characteristic deterioration in the radio communication device, which is caused by the interference of a clock, concerning a configuration adopting a system such as a TDD system, to temporally change over the transmission and reception of communication data with another device.例文帳に追加

ＴＤＤ方式等、他の装置との間の通信データの送信および受信を時間的に切り替えて行なう方式を採用する構成において、クロックの干渉による無線通信装置の特性劣化を改善するために適切な動作を行なうことが可能な無線通信装置を提供する。 - 特許庁

A format signal transmitting clock CLK of each track is transmitted to a formatter system 15 from a pulse generator 13, and further a pit exposing data signal is transmitted to a control circuit 17 of short pit exposing beam intensity, then the short pit is formed by transmitting a pit forming signal to an optical modulator 3 from the circuit 17.例文帳に追加

パルスジェネレータ１３から各トラックのフォーマット信号送出クロックＣＬＫをフォーマッタシステム１５に送出し、さらに短ピット露光ビーム強度制御回路１７にピット露光データ信号を送出し、回路１７から光変調器３にピット形成信号を送出することにより、短ピットを形成する。 - 特許庁

A GPS receiver includes a difference calculation means for calculating a difference between a clock offset value calculated in the positioning and a prescribed reference value, and a combination changing means for changing a combination of GPS satellites used in the positioning, when the difference calculated by the difference calculation means is larger than a prescribed value.例文帳に追加

測位において算出されたクロック・オフセット値と所定の参照値との差分を算出する差分算出手段と、差分算出手段により算出された差分が所定値よりも大きいとき、測位に利用するＧＰＳ衛星の組み合わせを変更する組み合わせ変更手段とを備えたＧＰＳ受信装置を提供する。 - 特許庁

When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.例文帳に追加

１６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁

In addition, with changes in these clock signals Sck and Gck, the frequency f4 of a driving signal to be supplied to a PDP 4 is changed and moreover the waveforms of sustain pulses IPy and IPx are changed, and electromagnetic waves of spurious radiation to be radiated from the PDP 4 are suppressed to improve the image quality.例文帳に追加

また、かかるクロック信号Ｓｃｋ及びＧｃｋの変更に伴い、ＰＤＰ４に供給する駆動信号の周波数ｆ４を可変させ、更にサステインパルスＩＰｙ及びＩＰｘの波形を変化させてＰＤＰ４から放射される不要輻射の電磁波を抑制し、映像品質の向上を実現する。 - 特許庁

On the other hand, when the feedback voltage Vfb is higher than the reference voltage Vref1, the comparator outputs the compared result signal Sc of a low level and conducts boosting stop control for making the switches S1 to S4 stop the switching operation while making an oscillator OSC generate a clock signal CK, by turning off the switches S22a and S22b.例文帳に追加

フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも高いときはＬｏｗレベルの比較結果信号Ｓｃを出力し、スイッチＳ２２ａ・Ｓ２２ｂをＯＦＦとして、発振器ＯＳＣにクロック信号ＣＫの生成動作を行わせたままスイッチＳ１〜Ｓ４にスイッチング動作を停止させる昇圧停止制御を行う。 - 特許庁

An optical disk reproducing apparatus 100 is equipped with a phase error detector 7 for detecting an absolute value of the phase difference between a regenerated signal S1 and a sampling clock CLK, and the adaptive equalizing circuit 8 for equalizing a quantized regenerated signal S2 and outputting it on the basis of the equalization characteristics shown by tap coefficients C0, C1, C2.例文帳に追加

光ディスク再生装置１００は、再生信号Ｓ１と、サンプリングクロックＣＬＫとの位相誤差の絶対値を検出する位相誤差検出器７と、タップ係数Ｃ０・Ｃ１・Ｃ２が示す等化特性に基づいて、量子化再生信号Ｓ２を等化して出力する適応等化回路８とを具備している。 - 特許庁

In the camera in which a remote control device 12 can be contained inside the camera main body 1, back up power is fed from a power source 21 provided inside the remote control device 12 to the camera main body 1 (clock circuit 7 and memory 9) to hold specified information inside the camera main body 1 when the remote control device 12 is contained.例文帳に追加

リモコン装置１２をカメラ本体１内に収納可能なカメラであって、リモコン装置１２が収納されているときに、リモコン装置１２内に設けられた電源２１からカメラ本体１（時計回路７、メモリ９）に、カメラ本体１内において所定情報を保持するためのバックアップ電力を供給する。 - 特許庁

A reception timing specification section 54 specifies reception timing of a symbol stream of an interference wave and reception timing of a symbol stream from a user, and a transmission timing adjustment section 53 calculates transmission timing at which a reception timing difference is changed into a threshold value or over when the reception timing difference is less than the threshold value and informs a clock generating section 52 about the transmission timing.例文帳に追加

受信タイミング特定部５４は、干渉波のシンボル列とユーザからのシンボル列の受信タイミングを特定し、送出タイミング調整部５３は、受信タイミング差が閾値未満ならば、受信タイミング差が閾値以上に変るような送出タイミングを算出し、当該送出タイミングをクロック生成部５２に通知する。 - 特許庁

This alarm clock 2 is provided with three drum bodies 21A-21C having prescribed patterns arranged on the surfaces, display windows 23A-23C allowing the visual confirmation of part of the surfaces of the drum bodies 21A-21C; and three stop buttons 7A-7C for independently stopping the respective rotations of the three drum bodies 21A-21C.例文帳に追加

この目覚まし時計２は、所定の図柄がその表面に配置された３個のドラム体２１Ａ〜２１Ｃと、このドラム体２１Ａ〜２１Ｃの表面の一部を目視可能にする表示窓２３Ａ〜２３Ｃと、前記３個のドラム体２１Ａ〜２１Ｃの各々の回転を個々に停止させる３個のストップボタン７Ａ〜７Ｃと、を備える。 - 特許庁

Then, an up/down counter circuit 52 controls an output buffer size on the basis of the compared result of the voltage comparator circuit 51 synchronously with the system clock CK and in a specified operating state such as read, write or Nop activating an OE signal, an updating control register circuit 53 updates output buffer size data.例文帳に追加

そして、アップ／ダウンカウンタ回路５２は、システムクロックＣＫに同期して、電圧比較回路５１の比較結果に基づいて出力バッファサイズを制御し、更新制御レジスタ回路５３は、ＯＥ信号が活性化するリードやライトあるいはノップ（Ｎｏｐ）といったの特定のオペレーティング状態になると、出力バッファサイズデータを更新する。 - 特許庁

To provide a single integral type analog/digital converter that uses a low frequency analog/digital conversion clock in order to monitor and measure an integral value of battery charging/discharging currents with low power consumption and extended dynamic range and measures an integral value even from a bipolar input current.例文帳に追加

バッテリーの充放電電流の積算値を監視、計測するために、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り且つダイナミックレンジを拡大するとともに、正負極性の入力電流に対しても一台の積分型Ａ／Ｄコンバータで積算値の計測を行うこと。 - 特許庁

To provide a circuit unit compact with a small occupied area and capable of transferring data by making a clock trigger adjustment even when a plurality of wiring is influenced by skew caused by the difference in the number of loads and wiring length, and transmitting data at high speed between ICs even when the wiring length is dispersed.例文帳に追加

複数の配線が負荷の数や配線長の違いによるスキューの影響を受けた場合でも、クロックのトリガ調整により、データの受け渡しを可能とし、小型で占有面積が小さく、又、配線長がばらついた場合でもＩＣ間においてデータを高速に伝送することを可能にする回路ユニットを提供することにある。 - 特許庁

When a mode designation signal MOD to designate a power saving mode is output from a clock control part 20A on the basis of mode setting information from a CPU 1a, arbitration parts 40a to 40c output reply signals RESa to RESC to inhibit access to bus slaves 2a and 2b to corresponding bus masters 1a to 1c.例文帳に追加

ＣＰＵ１ａからのモード設定情報によって、クロック制御部２０Ａから省電力モードを指定するモード指定信号ＭＯＤが出力されると、各調停部４０ａ〜４０ｃは、対応するバスマスタ１ａ〜１ｃに対して、バススレーブ２ａ，２ｂへのアクセスを禁止する応答信号ＲＥＳａ〜ＲＥＳＣを出力する。 - 特許庁

The pre-processing scaler part 30 comprises at least a clock rate conversion part and a pixel reduction part, and switches a pixel reduction ratio according to input or a display signal according to a signal from a ratio control part which controls the pixel reduction ratio from the inside or outside of the pre-processing scaler part.例文帳に追加

スケーラ部１１よりも前段に、前処理スケーラ部３０を備え、前処理スケーラ部３０は少なくともクロックレート変換部と画素削減部とを含み、画素削減比率を前処理スケーラ部の内部或いは外部から制御する比率制御部からの信号に応じて入力や表示信号に応じて画素削減比率を切り替える。 - 特許庁

In a scan test mode, the output of the logic circuit 11 and that of a mask circuit 12 are inputted to the flip-flop circuit 14, and a clock signal is supplied to the flip-flop circuit 14, regardless of the output of the mask circuit 12.例文帳に追加

通常動作モード時にはフリップフロップ回路（１４）には論理回路（１１）の出力が入力され、スキャン試験モード時には、フリップフロップ回路（１４）には、論理回路（１１）の出力と、マスク回路（１２）の出力が入力され、マスク回路（１２）の出力出力に関わらずクロック信号はフリップフロップ回路（１４）に供給される。 - 特許庁

To provide a superposed signal transmitting apparatus transmitting signals of a plurality of different frequency bands, a superposed signal receiving apparatus surely and quickly receiving the signals of the plurality of different frequency bands and reporting the received signals, a communication system, a superposed signal transmitting method, and a radio-controlled clock apparatus.例文帳に追加

複数の異なる周波数帯域の信号を送信可能な重畳信号送信装置を提供するとともに、複数の異なる周波数帯域の信号を確実かつ迅速に受信して報知することができる重畳信号受信装置、通信システム、重畳信号伝送方法および電波時計装置を提供する。 - 特許庁

The flip-flop circuit is provided with a first latching circuit equipped with first and second logic gates for commonly inputting a clock signal to each of first input terminals and a second latching circuit for latching a signal outputted from the output terminal of the first logic gate and a signal outputted from the output terminal of the second logic gate.例文帳に追加

フリップフロップ回路は、各々の第１入力端にクロック信号が共通して入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。 - 特許庁

A semiconductor device is provided with a phase comparator 104 for comparing a reference clock CKin having the reference frequency and a synchronizing signal generated from the reference frequency, and a PLL circuit having a delay control system (102, 103, 105) for controlling delay of a synchronizing signal, responding to a compared result by the phase comparator 104.例文帳に追加

半導体装置は、基準周波数を有する基準クロックＣＫinと基準周波数から生成される同期信号とを比較する位相比較器１０４と、位相比較器１０４による比較結果に応答して同期信号の遅延を制御する遅延制御系（１０２、１０３、１０５）とを有するＰＬＬ回路を備える。 - 特許庁

The setting control part 104 of the CPU 100 comprises an extraction part 116 for extracting the maximum point of the output voltage of the solar battery 50 and a setting processing part 124 for performing the setting processing of the measured value of a clock 43 with the time corresponding to the extracted maximum point as the specified time.例文帳に追加

ＣＰＵ１００の設定制御部１０４は、太陽電池５０の出力電圧の最大点を抽出するための抽出部１１６と、抽出された最大点に対応する時刻を特定時刻として、クロック４３の計測値の設定処理を行なうための設定処理部１２４とを有する。 - 特許庁

When a printer 10 is mounted on the printer mount 44 of the charger 30, the charger 30 supplies the printer 10 with power so as to charge the battery of the printer 10, and also supplies the printer 10 with calendar information (date and time (time o'clock, minute, second)) outputted from a wave clock unit built in the charger 30.例文帳に追加

プリンタ１０を充電装置３０のプリンタ装着部４４に装着すると、充電装置３０はプリンタ１０に電力を供給し、プリンタ１０のバッテリを充電するとともに、充電装置３０に内蔵された電波時計ユニットが出力するカレンダー情報（年月日および時刻（時分秒））をプリンタ１０に供給する。 - 特許庁

The telephone set main body with a display function, a clock function, and a memory section for destination telephone numbers installed thereon is provided with a function that automatically reads and dials a preset opposite party telephone number or a pre-designated opposite party telephone number among a plurality of telephone numbers having already been stored at a predetermined time.例文帳に追加

表示機能、時計機能及び接続先電話番号のメモリ部を搭載した電話機本体に、予め定められた時刻に、予め設定された相手方電話番号を、又は既に記憶されている複数の電話番号の中から予め指定された相手方電話番号を自動的に読み出して発呼する機能をもたせる。 - 特許庁

At the time of receiving the output signals of the counter IC 256, a flip-flop IC 267 alternately outputs H and L to the Enable terminal of the counter IC 260 for each clock from an oscillation part 210 and supplies pulses to rise with the delay T2 and fall after T3 and they are outputted to the NOR gate IC 261.例文帳に追加

フリップフロップＩＣ２６７は、カウンタＩＣ２５６の出力信号を受けると、発振部２１０からのクロックごとにカウンタＩＣ２６０のＥｎａｂｌｅ端子に交互にＨ，Ｌを出力し、Ｔ_２遅れて立ち上がり、Ｔ_３後に立ち下がるパルスを与え、これをＮＯＲゲートＩＣ２６１に出力させる。 - 特許庁

A control part 7 changes a phase by a phase regulation part 12, so as to calculate the difference, after initial-setting an oscillation frequency of a clock generation part 11, repeats the change of the oscillation frequency and the calculation of the difference until the determination by the sign consistency determining part 6 gets consistent, and determines the optimum sampling frequency.例文帳に追加

制御部７は、クロック生成部１１の発振周波数を初期設定後、位相調整部１２により位相を変化させて上述の差分を算出し、符号一致判定部６による判定が一致を示すまで発振周波数の変更と差分の算出を繰り返して、最適のサンプリング周波数を決定する。 - 特許庁

In the decoding of the MPEG data, a clock frequency of the CPU 30 is adjusted so as to reduce electric power consumption of the CPU 30 on the basis of the data length Lv and La of an arithmetic operation unit in a period for the CPU 30 to perform an arithmetic operation to data of the arithmetic operation unit with respective arithmetic operation units included in the MPEG data.例文帳に追加

ＭＰＥＧデータのデコードでは、ＭＰＥＧデータに含まれる各演算単位ごとに、その演算単位のデータに対してＣＰＵ３０が演算を行う期間、その演算単位のデータ長Ｌv，Ｌaに基づいて、ＣＰＵ３０の消費電力が低減されるようにＣＰＵ３０のクロック周波数を調整する。 - 特許庁

The output signal of the prescaler 3 is used as the operating clock of the accumulator 7 and the accumulator 7 supplies a pulse the high level of which has the two-period width of the output signal of the prescaler 3 to the comparator circuit 13 for canceling the noise of the output of the circuit 13 caused by the switching of the collective frequency dividing number.例文帳に追加

プリスケーラー３の出力信号を、アキュムレータ７の動作クロックとし、アキュムレータ７は、前記総合分周数Ｎを切り替えることに基因する位相比較回路１３の出力のノイズをキャンセルするため、ハイレベルがプリスケーラー３の出力信号の２周期分の幅を有するパルスを位相比較回路１３に供給する。 - 特許庁

The high speed logic circuit 2 includes a parallel/serial conversion circuit 3, a first parallel interface 4 for interfacing an external circuit with the parallel/serial conversion circuit 3, a sampling clock generation circuit 7, a serial/parallel conversion circuit 5, and a second parallel interface 6 for interfacing the serial/parallel conversion circuit 5 with the external circuit.例文帳に追加

高速ロジック回路２は、パラレル／シリアル変換回路３と、外部回路とパラレル／シリアル変換回路３との間のインターフェースとなる第１のパラレルインターフェース４と、サンプリングクロック生成回路７と、シリアル／パラレル変換回路５と、シリアル／パラレル変換回路５と外部回路との間のインターフェースとなる第２のパラレルインターフェース６を含む。 - 特許庁

In the clock generating circuit comprising a crystal oscillation circuit 10, a waveform shaping circuit 20 connected to an output side of the crystal oscillation circuit 10, and the output drive circuit 30 connected to an output side of the waveform shaping circuit 20, a Schmitt type inverter 21 is located to a first stage of the waveform shaping circuit 20.例文帳に追加

水晶発振回路１０と、該水晶発振回路１０の出力側に接続した波形整形回路２０と、該波形整形回路２０の出力側に接続した出力駆動回路３０とからなるクロック発生回路において、波形整形回路２０の初段にシュミット型インバータ２１を配置する。 - 特許庁

This malfunction-preventing external memory interface circuit has: a data input synchronizing circuit 14 for sampling data outputted from the external ROM 50 by use of a clock; and an error decision circuit 15 deciding that data are effective when the data input synchronizing circuit 14 takes a sample of the same data successively at least two times.例文帳に追加

外部ＲＯＭ５０から出力されたデータを、クロックを用いてサンプリングするデータ入力同期回路１４と、データ入力同期回路１４が少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定するエラー判定回路１５とを有することを特徴とする。 - 特許庁

Timing adjustment using the clock signal as a reference is executed in a signal path of the reset signal based on a set-up time and a holding time of the reset signal specified to the reset input terminal of the circuit block (step S30), in supervising hierarchical design for designing the whole of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の全体を設計する上位階層設計において、回路ブロックのリセット入力端子にそれぞれ規定されるリセット信号のセットアップ時間およびホールド時間に基づいて、リセット信号の信号パスに対してクロック信号を基準としたタイミング調整を実施する（ステップＳ３０）。 - 特許庁

An authentication data selection part 15 retrieves time data matched with time data obtained by the clock section 14 in photographing new image data from the featured value data table, and when the matched time data includes the classified face featured value data, the authentication data selection part 15 selects the face featured value data as face featured value data for authentication.例文帳に追加

認証用データ選択部１５は、特徴量データテーブルの中から、新画像データ撮影時に時計部１４で取得された時間データと一致する時間データを検索し、一致する時間データに分類された顔特徴量データがある場合には、その顔特徴量データを認証用顔特徴量データとして選択する。 - 特許庁

The image data stored in the two-dimensional image memory 40 are read by a read clock, corresponding to an NTSC processing generated by an image memory read correction 50, converted into an NTSC video signal by an NTSC encoder 60 and, e.g. a general home-use television receiver can display the image data.例文帳に追加

２次元画像メモリに格納された画像データは、画像メモリ読み出し制御回路５０で生成されるＮＴＳＣの操作に対応した読み出しクロックで読み出され、ＮＴＳＣエンコーダ６０でＮＴＳＣビデオ信号に変換され、たとえば一般家庭用テレビジョン受像機にて画像データを表示できる画像読み取り装置とする。 - 特許庁

An output circuit 10 comprises a latch circuit 11 latching the data synchronizing with a clock, a phase difference adjusting circuit 12 which can adjust difference between a rise phase and a fall phase of an output of the circuit 11 responding to a control signal, and an output buffer 13 to which an output of the circuit 12 is supplied.例文帳に追加

出力回路１０はクロックに同期して上記データをラッチするラッチ回路１１と、回路１１の出力の立ち上がり位相と立ち下がり位相の差を制御信号に応答して調整可能な位相差被調整回路１２と、回路１２の出力が供給される出力バッファ回路１３とからなる。 - 特許庁

A speed arbitration means which absorbs difference of the both clock speeds, is installed between the sensor head and the signal processing part of the sensor device which are constituted to perform transmitting and receiving of a digital signal between the both by connecting the sensor head and the signal processor which respectively operate in their unique clocks.例文帳に追加

各々固有のクロックで動作するセンサヘッド部と信号処理部とをセンサ用ケーブルで接続することにより、両者間でデジタル信号の送受信を行うよう構成されたセンサ装置のセンサヘッド部と信号処理部との間に、両者のクロック速度の差を吸収する速度調停手段を設ける。 - 特許庁

Since a D/A power source control part on a tester side largely changes the comparison potential outputted from a D/A power source based on a clock outputted from a control circuit so as to obtain the compared result, the same compared result as the expected value is outputted from the comparator and it is held in a register 114.例文帳に追加

テスター側のＤ／Ａ電源制御部はＤ／Ａ電源から出力される比較電位を前記比較結果が得られるように制御回路から出力されるクロックに基いて大きく変化させるため、コンパレータからは前記期待値と同一の比較結果が出力され、これがレジスタ１１４に保持される。 - 特許庁

When a transmitter's number received at the time of an incoming call coincides with a number registered in a memory 12 and a time of a clock IC 11 at the time of arrival of the incoming call is a specified time registered in the memory 12, a rising demand message by voice recorded in a recording reproducing memory 15 is reproduced and transmitted from a speaker SP.例文帳に追加

着信時に受信した発信者番号がメモリ１２に登録された番号と一致し、かつ着信の到来時の時計ＩＣ１１の時刻がメモリ１２に登録された指定時間の場合は録再メモリ１５に録音されている音声による起床催促メッセージを再生してスピーカＳＰから送出する。 - 特許庁

A jitter generating circuit 10 periodically or suddenly generates power noise to provide jitter to a clock signal output from a PLL circuit 1_1, and an jitter increase in a logic circuit 1_5 is quantitatively evaluated via a path switching circuit 1_3 and a second signal transmission circuit 1_4.例文帳に追加

ジッタ発生回路１０で周期的にもしくは突発的に電源ノイズを発生して、ＰＬＬ回路１＿１から出力されるクロック信号にジッタを付与して、経路切替回路１＿３および第２の信号伝送回路１＿４を経由して論理回路１＿５におけるジッタ増大の定量的な評価を行なう。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

The speed performance measurement circuit further comprises a first comparison circuit (EXOR1) which compares an output of the first flip flop with that of the second flip flop, and a third flip flop (FF3) which stores the output data of the first comparison circuit according to the timing of a first clock signal.例文帳に追加

さらに上記速度性能測定回路は、上記１フリップフロップの出力と上記第２フリップフロップの出力とを比較する第１比較回路（ＥＸＯＲ１）と、上記第１クロック信号のタイミングに従って上記第１比較回路の出力データを記憶する第３フリップフロップ（ＦＦ３）とを含む。 - 特許庁

A phase adjusting section 14 estimates the internal delay of the circuit 3 based on the phase difference and adjusts the phase differences between a clock signal CKS and a start signal SPS and a video signal DAT so that the circuit 3 samples the signal DAT with an optimum timing.例文帳に追加

位相調整部１４は、当該位相差に基づいて、データ信号線駆動回路３の内部遅延を推定し、データ信号線駆動回路３が適切なタイミングで映像信号ＤＡＴをサンプリングできるように、クロック信号ＣＫＳおよびスタート信号ＳＰＳと映像信号ＤＡＴとの位相差を調整する。 - 特許庁

A switching signal 35 is generated as a retiming switching signal 37, so as not to switch the systems by the rise or fall of these frequency dividing clocks 331 and 332 through a retiming circuit 36 and any one of first and second system frequency dividing clocks 331 and 332 is selected and outputted as an output clock 38.例文帳に追加

切替信号３５は、リタイミング回路３６によってこれら分周クロック３３_1、３３_2の立ち上がりあるいは立ち下がりで系が切り替わらないようなリタイミング切替信号３７として生成され、第１あるいは第２の系分周クロック３３_1、３３_2のいずれかを選択して、出力クロック３８として出力される。 - 特許庁