「clock」に関連した英語例文の一覧と使い方(498ページ目) - Weblio英語例文検索

The LTC generator 110 comprises a rising edge detector 302, that is adapted to detect a frame synchronization input, corresponding to a beginning of a frame time of video data and to generate a first synchronization signal corresponding to the frame sync input and a frame length measuring block 304, that is adapted to count a number of clock cycles in the frame time.例文帳に追加

ＬＴＣ発生器１１０は、ビデオデータのフレーム時間の始まりに対応するフレーム同期入力を検出し、かつフレーム同期入力に対応する第１の同期信号を生成する立上り検出器３０２と、フレーム時間内のクロックサイクル数をカウントするフレーム長測定ブロック３０４とを備える。 - 特許庁

Either the phase frequency comparator or the charge pump circuit is configured so as to enable the voltage generating operation of the output voltage VCNT of the loop filter Lp_Flt on the basis of an operation for detecting a phase difference between a reference clock signal RCLK and an output feedback signal VCLK executed by actions that are performed at different times.例文帳に追加

基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとの位相差の検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が時間差を有する複数の動作により実行されるように位相周波数比較器とチャージポンプ回路との一方が構成されている。 - 特許庁

In the thin film transistor liquid crystal display device which uses a reset signal by shifting the phase of gate driving pulses in a gate line direction according to clock cycles while at least one or more shift registers are integrated, one more 1-bit shift register with a dummy function is stacked and formed at the final stage of the shift registers.例文帳に追加

少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタの最後の段にダミー機能を有する１ビットシフトレジスタをもう１つさらに集積して形成する。 - 特許庁

In the low-luminance expansion control range, the exposure control range is expanded by dividing a clock of a frame rate by 2 after increasing an AGC gain value to a specified value while maximizing a shutter accumulation time in a low-luminance area and gradually increasing the AGC gain value after lowering the AGC gain value by a specified value.例文帳に追加

低輝度拡張制御範囲では、低輝度領域において、シャッタ蓄積時間を最大とした状態で、ＡＧＣゲイン値を所定値に上げた後、フレームレートのクロックを１／２倍に分周し、ＡＧＣゲイン値を所定値分下げた後、徐々にＡＧＣゲイン値を上げることにより、露光制御範囲を拡張する。 - 特許庁

To execute the subject method with a light tool, and obtain a few clock numbers by improving a method of driving a rivet on a constitutional member directly an opposing holding body 6, in a connecting method for two or more constitutional members using the rivet and/or by improving a method of conducting the rivet-joining.例文帳に追加

リベットを用いて２つ以上の構成部材を結合する方法であって、リベット駆進装置１２を用いて、対抗保持体６に向かって構造部材にリベットを打ち込みかつ／またはリベット止めを行う方法を改良し、軽量の工具で実施可能で、かつ僅かなクロック数が得られるようにする。 - 特許庁

Each time the interrupting clock is outputted, the job scheduler 21 subtracts 1 from the minimum interval, and decides one job whose minimum interval after the subtraction is turned into 0 as the job to be executed by the present interrupting processing for scheduling processing to decide the job to be executed, and notifies the job to be executed to the CPU1.例文帳に追加

ジョブスケジューラ２１は、割込クロックが出力される度に、実行すべきジョブを決定するスケジューリング処理として、最小間隔を１減算して、減算後の最小間隔が０となる１つのジョブを現在の割込処理で実行すべきジョブとして決定し、実行すべきジョブをＣＰＵ１に通知する。 - 特許庁

Detections of the prepit information by a detector 104 for the wobble reference prepit information and a detector 105 for the recording clock reference prepit information are simultaneously executed, and either one of results 107, 108 of the respective prepit information detections is selected in accordance with the states 106, 109 representing respective detection states.例文帳に追加

ウォブル基準プリピット情報検出器１０４と記録クロック基準プリピット情報検出器１０５によるプリピット情報検出を同時に行い、それぞれの検出状況を表すステート１０６、１０９によって、それぞれのプリピット情報検出結果１０７、１０８のどちらかを選択する。 - 特許庁

Through the clock cannot be stopped for holding these stored contents in conventional devices, the data used also after recovery from the sleep mode such as the TOC are transferred in this device from the buffer RAM 7 to the SRAM 16 mounted on a digital signal processing part 5 through a microcomputer interface 33 and a memory control part 31, and backed up.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣのような、スリープモードから復帰したあとも使用するデータは、バッファＲＡＭ７からマイコンインターフェイス３３、メモリ制御部３１を介してデジタル信号処理部５に搭載されたＳＲＡＭ１６に転送され、バックアップされる。 - 特許庁

When a port arriving vehicle reaches a port, a control part of the port arriving vehicle carries out simultaneous multiple address of current time information by an internal clock along with adjustment date and time of the time information stored in a storage to all port parked vehicles parked in the port that has been reached by using a short range communication device (S5).例文帳に追加

ポート到着車両がポートへ到着すると、ポート到着車両の制御部は、内部時計による最新の時刻情報を、記憶装置に記憶された該時刻情報の調整日時と共に、短距離通信装置を用いて、到着したポートに駐車された全てのポート駐車車両へ一斉同報する（Ｓ５）。 - 特許庁

In the case of inputting the analog video signals of the plural video formats, the video signal of an SDTV is sampled by the frequency which is almost the same as that of the dot clock of the video signal of an HDTV so that an analog low pass filter required as the preprocessing of A/D conversion is also used for the HDTV.例文帳に追加

複数の映像フォーマットのアナログ映像信号を入力可能とする場合に、ＳＤＴＶの映像信号をＨＤＴＶの映像信号のドットクロックと同程度の周波数でサンプリングすることで、Ａ／Ｄ変換の前処理として必要になるアナログローパスフィルタを、ＨＤＴＶ用のもので共通化することができる。 - 特許庁

When Nsamp is a total number during the determination period of a sampling clock measuring the run length, the effectiveness determination part 103 determines whether the input signal is effective or not by a ratio of a total frequency during the determination period to Nsamp/2 or by a ratio of a class value 1 frequency during the determination period to Nsamp/4.例文帳に追加

有効性判定部１０３は、ランレングスを測定するサンプリングクロックの判定期間中の総数をＮｓａｍｐとしたとき、判定期間中の総度数とＮｓａｍｐ／２との比、あるいは判定期間中の階級値１の度数とＮｓａｍｐ／４との比により、入力信号が有効か否かを判定する。 - 特許庁

By a delay (a'+b'+c'+d' or e') given to the feedback clock signal by an input buffer 112 and a DLL delay circuit 113 installed in a feedback path, a delay (a+b+c+d or e) given to a data strobe signal DSQ inputted to the memory control LSI 1 is compensated.例文帳に追加

引き戻し経路に配設された入力バッファ１１２およびＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる遅延（ａ’＋ｂ’＋ｃ’＋ｄ’またはｅ’）により、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳに与えられる遅延（ａ＋ｂ＋ｃ＋ｄまたはｅ）が補償される。 - 特許庁

In the medium synchronization system, a synchronization data decoding means 114 decides the command execution time from the synchronization data start time and the command execution time recorded in the synchronization data by referring to an internal clock 112, decodes the command kind recorded in the synchronization data 22, and transmits the command information to medium synchronization command execution means 12-1 to 12-n.例文帳に追加

同期データ解読手段１１４は内部時計１１２を参照し、同期データに記録されている同期データ開始時刻、コマンド実行時間から、コマンド実行時刻を判定し、同期データ２２に記録されているコマンド種別を解読し、コマンド情報をメディア同期コマンド実行手段１２−１〜１２−ｎに送信する。 - 特許庁

Additionally, a phase comparator and a phase frequency comparator are used in digital and analog PLLs, respectively, and operation is made so that the cumulative phase error between an ideal period and a reference signal to be generated is reduced in the digital PLL, thus preventing the cumulative phase error from easily occurring in a long-term defect and hence generating the stable clock.例文帳に追加

またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。 - 特許庁

On the other hand, a clock frequency divider 5 counts clocks from a voltage-controlled oscillator 4 to output a pulse signal 'g' for every count by a period of 188 bytes, a phase comparator 2 outputs a phase difference signal 'd' between the signals 'c' and 'g', and a smoothing unit 3 outputs it as a control voltage signal 'e'.例文帳に追加

一方、クロック分周器５により電圧制御発振器４からのクロックをカウントして１８８バイト周期分カウントする毎にパルス信号“ｇ”を出力し、位相比較器２がこれら信号“ｃ”“ｇ”間の位相差信号“ｄ”を出力し、平滑器３がこれを制御電圧信号“ｅ”として出力する。 - 特許庁

To provide a method for sharing a device allowing a specific device equipped with a data I/O line, a reset line, a clock line and the like to be respectively independently accessible by two CPU systems without using a separate switching logic or an additional circuit, in a plurality of CPU systems each equipped with a CPU, and a system therefor.例文帳に追加

各々のＣＰＵを備える複数のＣＰＵシステムにおいて、データＩ/Ｏライン、リセットライン及びクロックラインなどを備える特定のデバイスを別のスイッチングロジックや追加の回路無しに２つのＣＰＵシステムでそれぞれ独立してアクセスできるようにするデバイスの共有方法及び装置を提供する。 - 特許庁

To provide a method for driving a hold type display panel in which "moving picture blurring" of a display panel having hold characteristics can be reduced as far as possible, and an image hold period and a black hold period can properly be set, and which can be manufactured using an existent source driver which is not adaptive to a high-speed clock.例文帳に追加

ホールド特性を有する表示パネルにおいて『動画ぼやけ』を可及的に低減させ得ると共に、画像ホールド期間及び黒ホールド期間を適切に設定することができ、しかも高速クロックに対応できない既存のソースドライバを使用して製作することができるホールド型表示パネルの駆動方法を提供すること。 - 特許庁

A temperature control device determines a fan revolving speed from a surrounding noise and a fan noise, and measures the temperature of an LSI that is a controlled object, determines, in the cooling capacity range of the determined fan revolving speed, an operating clock frequency that falls within an allowable temperature range, and controls the LSI to be connected.例文帳に追加

温度制御装置は、周囲雑音とファン雑音とからファン回転数を決定し、制御対象となるＬＳＩなどの温度を測定し、決定されたファン回転数の冷却能力の範囲内において、許容温度範囲に収まるような動作クロック周波数を決定して、接続されるＬＳＩを制御する。 - 特許庁

In communication devices 1 and 2, error detection circuits 14 and 24 detect an error due to a data pattern of a communication signal and an error due a receiving state, and PLL setting circuits 15 and 25 control clock frequencies of PLL circuits 13 and 23 so as to perform communication at an optimum communication speed on the basis of this detection result.例文帳に追加

通信機器１，２において、エラー検出回路１４，２４により通信信号のデータパターンによるエラーや受信状態によるエラーを検出し、この検出結果に基づいて、ＰＬＬ設定回路１５，２５によりＰＬＬ回路１３，２３のクロック周波数を制御して最適な通信速度で通信を行なうようにしている。 - 特許庁

A method includes the steps of: (A) generating a master domain having a master domain source; (B) adding a member until reaching fan-out; (C) ranking up a member to a tandem source; (D) adding a further member until reaching fan-out; (E) and clock-operating the further member from the tandem source.例文帳に追加

本発明の方法は、（Ａ）マスタ・ドメインソースを有するマスタ・ドメインを生成するステップと、（Ｂ）ファンアウトに到達するまで、メンバを追加するステップと、（Ｃ）メンバをタンデム・ソースに昇格させるステップと、（Ｄ）ファンアウトに到達するまで、更なるメンバを追加するステップと、（Ｅ）前記の更なるメンバを、前記タンデム・ソースからクロック動作させるステップと、を有する。 - 特許庁

In order to attain a low on resistance by elevating the VGS (gate-source voltage) when the second charge transfer MOS transistor M2(N) is turned on, output voltage B(2VDD) is supplied through a second diode D2 as the power supply of a second clock driver CD2 for driving the pumping packet at the time of steady operation.例文帳に追加

第２の電荷転送用ＭＯＳトランジスタＭ２（Ｎ）がオンするときのＶＧＳ（ゲートソース間電圧）を高くして、低いオン抵抗を得るために、当該ポンピングパケットを駆動する第２のクロックドライバーＣＤ２の電源として、定常動作時において、出力電圧Ｂ（２ＶＤＤ）を第２のダイオードＤ２を通して供給する。 - 特許庁

To provide a formatter drive clock generating method of a formatter apparatus generating and outputting exposure pit information by which stable pit or track groove shape forming can be performed in a CLV drive state, a formatter drive command pulse column generating method, an original optical disk exposing apparatus, and an optical recording medium.例文帳に追加

本発明は、ターンテーブル移動型又は光学系移動型の光ビームあるいは電子ビームを用いた光ディスク原盤露光装置においてＣＡＶフォーマット情報を露光する際に、露光光量一定のまま、すなわちＣＬＶ駆動状態で、安定したピットあるいはトラック溝形状形成を可能とする。 - 特許庁

The multiplexer IC 6 includes a shift register circuit system 8 which controls the opening and closing of a main switch 11, a bus register circuit system 9 and a decoder circuit 10, wherein an opening and closing control of the main switch 11 in the multiplexer IC which is connected to many vibrators can be performed by few control signal lines and few clock lines.例文帳に追加

マルチプレクサＩＣ６には、主スイッチ１１の開閉制御を行うシフトレジスタ回路系６、バスレジスタ回路系７、デコーダ回路９を有し、少数の制御信号線と少数のクロック線により、多数の振動子に接続されるマルチプレクサＩＣ内主スイッチ１１の開閉制御を可能としている。 - 特許庁

A frequency control block 31 controls the frequency of a read clock signal RCK being a reference for generating the horizontal synchronizing and vertical synchronizing signals so that a phase difference between a vertical synchronizing signal VDin of the input image signal SVin and a vertical synchronizing signal VDout of the output image signal SVout can be eliminated.例文帳に追加

水平及び垂直同期信号の生成の基準となる読出クロック信号ＲＣＫの周波数を、周波数制御ブロック３１によって入力画像信号ＳＶinの垂直同期信号ＶＤinと出力画像信号ＳＶoutの垂直同期信号ＶＤoutとの位相差が無くなるように制御する。 - 特許庁

Also, at the time of switchover processing to the normal mode, after power voltage is stabilized following the initialization of the CPU 1 in the process of power voltage rising, on confirming clock synchronization for synchronizing each circuit provided in its own-unit, the power saving controller decides the own-unit is in an operable condition.例文帳に追加

通常モードに切り替える処理の際にも、省電力制御部は、電源電圧の立ち上がりの過程において、ＣＰＵ１を初期化して電源電圧が安定後、自装置が有する各回路の同期を取るためのクロックが同期していることを確認すると、自装置が動作可能な状態であると判断する。 - 特許庁

In a counting period having a prescribed wave number of an input signal Cin, weighting on counting is varied, depending on initial, final and other stages of the count period, so that the frequency-measuring circuit obtains the same result as that obtained from counting of the reference clock, by shifting count periods of plural frequency-measuring units.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、カウントする重み付けをカウント期間の初期と終期、およびその他の時期とで変化させることにより、複数の周波数測定ユニットのカウント期間をずらして基準クロックをカウントするのと同じ結果を得る周波数測定回路である。 - 特許庁

Even when the device time of each terminal device becomes discontinuous, and the jump or the return of time occurs, therefore, by referring to the calendar clock data, reproduce the collected data is reproduced according to the time (time lapse and time interval) indicative of the actual operational state managed by each terminal device.例文帳に追加

これにより、各端末装置の装置時刻が不連続になり、時刻の飛びや戻りが生じた場合であっても、カレンダ時計データを参照することにより、収集したデータを各端末装置で管理する実際の動作状態を示す時間（時間経過と時間間隔）通りに忠実に再現できる。 - 特許庁

To provide a signal transmission system which can be released from constraints of a setup/hold time at a receiver side without the need for a complicated synchronization circuit such as a PLL circuit for a logic circuit at the receiver side when a logic data signal synchronized with a clock signal is transmitted from one logic circuit to the other between the two logic circuits.例文帳に追加

２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、受信側の論理回路に、ＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができる信号伝送システムを提供する。 - 特許庁

The noise determination section 103 stores one or more phase signals of the operating clock DQS1 notified in the past, it is determined based on the history in the past whether or not phase information Ph1 is affected by great jitter or noise, and a signal Ph2 indicative of correct phase information is notified to the phase determination apparatus 101.例文帳に追加

ノイズ判断部１０３は過去に通知された動作クロックＤＱＳ１の位相信号を１つまたは複数記憶しており、過去の履歴を元に位相情報Ｐｈ１が大きなジッタまたはノイズの影響を受けたか否かを判断し、正しい位相情報を示す信号Ｐｈ２を位相判断装置１０１に対して通知する。 - 特許庁

Based on time stamp information showing a transmission time included in the received packet, a fluctuation time arithmetic part 110 calculates relative delayed fluctuation to a reference packet, and a smoothing part 111 smoothes a calculated signal to extract a delayed fluctuation component caused by the error of the operation clock between transmission and reception terminals.例文帳に追加

受信パケットに含まれる、送信時刻を示すタイムスタンプ情報に基づき、ゆらぎ時間演算部１１０が、基準パケットに対する相対遅延ゆらぎを算出し、算出された信号を平滑化部１１１で平滑し、送受信端末間の動作クロックの誤差に起因する遅延ゆらぎ成分を抽出する。 - 特許庁

To generate a clock signal without damaging noise immunity in a high-frequency region when this semiconductor integrated circuit is applied to a VCO in a PLL, by suppressing the change quantity of the delay in a differential voltage-controlled delay cell against the change quantity of the control voltage input to a bias circuit which supplies bias voltages to the differential voltage-controlled delay cell.例文帳に追加

差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することにより、PLL のVCO に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成する。 - 特許庁

To increase the information recording capacity of a recording medium without lowering the accuracy of a frequency offset for detecting by using a preamble, in an information recording/reproducing device for reproducing a clock at the recording of the information onto the recording medium by using the preamble and for reading out the information from the recording medium at the timing synchronized with a read signal.例文帳に追加

記録媒体に情報を記録した際のクロックをプリアンブルを用いて再生し、リード信号と同期したタイミングで記録媒体から情報を読み出す情報記録再生装置で、プリアンブルを用いて検出する周波数オフセットの精度を低下させることなく記録媒体の情報記録容量を増加させること。 - 特許庁

The moving average of the output voltage of a DC converter 10 is calculated by a digital filter 22 that is synchronously operated by clock pulses together with an A/D converter 21 and a D/A converter 23, and the ratio of the on-time and the off-time of a switching element 12 is adjusted by comparing the obtained result and a set voltage.例文帳に追加

Ａ／Ｄ変換器２１，Ｄ／Ａ変換器２３とともにクロックパルスによって同期して動作するデジタルフィルタ２２によって、ＤＣ変換部１０の出力電圧をの移動平均が算出され、得られる結果と設定電圧を比較してスイッチング素子１２のオン時間とオフ時間の比率を調節する。 - 特許庁

Since a DC current I1 flowing between a collector and an emitter of a transistor Q1 is modulated by a low frequency signal, a voltage modulated by the low frequency signal, that is, a DC voltage varied with an oscillation signal from a low frequency oscillation circuit 3 is generated at a node W4 of a clock oscillation circuit 2.例文帳に追加

トランジスタＱ１のコレクタとエミッタとの間に流れる直流電流Ｉ１が低周波信号で変調されているため、クロック発振回路２ではノードＷ４に低周波信号で変調された電圧、つまり、低周波発振回路３の発振信号に応じて変化する直流電圧が発生する。 - 特許庁

Two systems 100 are respectively provided with a CPU sub-system 110 operating in the same timing by clock step synchronization between their own systems, an IO sub-system 120 connected to this, an FT controller 130 connected between them and a cross link 140 for connecting their own systems through the FT controller 130.例文帳に追加

２つのシステム１００は、自他システム間でクロックステップ同期により同じタイミングで動作するＣＰＵサブシステム１１０と、これに接続されるＩＯサブシステム１２０と、両者間に接続されるＦＴコントローラ１３０と、ＦＴコントローラ１３０を介して自他システム間を接続するクロスリング１４０とを有する。 - 特許庁

This optical receiving circuit has an avalanche photodiode(APD) 1, an AGC amplifying circuit 2, a peak detecting circuit(DET) 3, a differential amplifier circuit 4, a discriminating circuit 5, a clock extracting circuit 6, an edge detection type phase comparing circuit 7, a selecting circuit(SEL) 8, and a DC/DC converter 9.例文帳に追加

本発明に係る光受信回路は、アバランシェフォトダイオード（ＡＰＤ）１と、ＡＧＣ増幅回路２と、ピーク検波回路（ＤＥＴ）３と、差動増幅回路４と、識別回路５と、クロック抽出回路６と、エッジ検出型位相比較回路７と、選択回路（ＳＥＬ）８と、ＤＣ／ＤＣコンバータ９と、を有して構成される。 - 特許庁

The clock frequency of the respective control signals Sa and Sb for controlling the generation of the gradient magnetic field and a high frequency magnetic field is set higher than the frequency band of the reception band Rb of the MR signals m, is set to 500 kHz higher than 400 kHz of the reception band Rb of the MR signals m for instance.例文帳に追加

傾斜磁場及び高周波磁場の発生を制御する各コントロール信号Ｓａ、Ｓｂのクロック周波数をＭＲ信号ｍの受信帯域Ｒｂの周波数帯域よりも高く設定、例えばＭＲ信号ｍの受信帯域Ｒｂの４００ｋＨｚよりも高い５００ｋＨｚに設定する。 - 特許庁

Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加

データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁

A clock generating circuit is constituted of a periodic information extraction circuit, a reference signal generating circuit, and a PLL circuit, the periodic information extraction circuit extracts an average period of the wobble signal, and the reference signal generating circuit generates a reference signal of the above average period carrying out phase synchronization with the reference phase signal.例文帳に追加

クロック生成回路を周期情報抽出回路と基準信号生成回路とＰＬＬ回路で構成し、周期情報抽出回路がウォブル信号の平均周期を抽出し、基準信号生成回路が基準位相信号に位相同期した上記平均周期の基準信号を生成する。 - 特許庁

A unit byte processing circuit 1 (2, 3) is provided with unit descramble circuits 11 (12, 13) having a data input terminal A and a feedback input terminal B, and a unit byte processing circuit 4 is provided with a unit descramble circuit 14 and an F/F 34 that delays an output of the circuit 14 by one clock and outputs a feedback signal fb.例文帳に追加

単位バイト処理回路１〜３の各々が、データ入力端Ａ、フィードバック入力端Ｂを有する単位デスクランブル回路１１〜１３の各々を備え、単位バイト処理回路４が、単位デスクランブル回路１４とその出力を１クロック分遅延させフィードバック信号ｆｂを出力するＦ／Ｆ３４とを備える。 - 特許庁

A maximum path delay reproducing circuit 4, including a circuit structure capable of reproducing a delay time equivalent of a maximum path delay time in an internal circuit 3 and/or a CPU 2 and operated by a system clock signal from a PLL circuit 1, which delays a prescribed signal by the circuit structure, is mounted on a chip.例文帳に追加

内部回路３および／またはＣＰＵ２での最大パス遅延時間と同等な遅延時間を再現可能であってＰＬＬ回路１からのシステムクロック信号によって動作する回路構造を含み、所定の信号を前記回路構造によって遅延させる最大パス遅延再現回路４をチップに搭載する。 - 特許庁

A scanner printer 1 generates an internal subscanning valid signal denoting an effective area of an image signal in the subscanning direction synchronously with a clock signal and receives an external subscanning valid signal denoting a valid area of the image signal in the subscanning direction received from and able to be processed by an external device.例文帳に追加

スキャナプリンタ１は、クロック信号に同期して、画像信号の副走査方向の有効領域を示す内部副走査有効信号を発生し、外部装置から入力され外部装置において処理可能な画像信号の副走査方向の有効領域を示す外部副走査有効信号を受信する。 - 特許庁

To provide a manufacturing method of a piezoelectric vibration piece in which developer is sufficiently immersed into a fork portion to form a mask pattern with good accuracy and formation failure of an electrode can be prevented, a piezoelectric vibration piece manufactured by the manufacturing method, a piezoelectric vibrator, an oscillator, an electronic apparatus and an electric wave clock using the piezoelectric vibration piece.例文帳に追加

又部に現像液を十分に浸入させてマスクパターンを精度よく形成し、電極の形成不良を防止できる圧電振動片の製造方法と、この製造方法により製造された圧電振動片、この圧電振動片を用いた圧電振動子、発振器、電子機器、および電波時計を提供する。 - 特許庁

To provide a control system where damage caused by a relay attack is effectively suppressed by determining whether the relay attack is carried out by allowing it to have such a configuration that clock errors between a key and a vehicle owned by a regular owner are corrected by a signal transmitted from the vehicle to the key in a smart key system.例文帳に追加

スマートキーシステムにおいて、車両からキーへ送信された信号から、正規の所有者が有するキーと車両との間でクロックの誤差を補正するような仕組みを持たせることにより、リレーアタックが行われているか否かを判定して、リレーアタックによる被害を効果的に抑制できる制御システムを提供する。 - 特許庁

Supply of a clock signal (CLK) and the transfer of data from a data supply part 40 to a drive circuit 50 are temporarily halted until time equivalent to response time of a driver circuit (an FET transistor) plus a passes from fall timing of a strobe signal (/STB) shown by B or rise timing of a strobe signal (/STB) shown by C.例文帳に追加

Ｂに示すストローブ信号（／ＳＴＢ）の立ち下がりタイミング、あるいはＣに示すストローブ信号（／ＳＴＢ）の立ち上りタイミングよりドライバ回路（ＦＥＴトランジスタ）の応答時間＋α分の時間が経過するまでクロック信号（ＣＬＫ）の供給、及びデータ供給部４０より駆動回路５０へのデータの転送を一時停止する。 - 特許庁