「clock」に関連した英語例文の一覧と使い方(500ページ目) - Weblio英語例文検索

The timing generator 15 comprises an imaging rate control signal generator 13 for generating an imaging rate control signal synchronizing with a prescribed system clock from an imaging rate target value set signal, and an electronic shutter compatible device 14 for converting a rotary shutter aperture angle set signal to generate an electronic shutter control signal.例文帳に追加

そして、前記タイミングジェネレータ１５は、撮像レート目標値設定信号から所定のシステムクロックに同期した撮像レート制御信号を生成する撮像レート制御信号生成器１３と、ロータリシャッタ開口角設定信号を変換して電子シャッタ制御信号を生成する電子シャッタ互換器１４とを具備している。 - 特許庁

A level of a clock signal CLK in rise and descent edge of a signal TERM being a measuring object of the predetermined period is detected by registers 51 and 52, and a counting result correcting means 69 corrects output data of a register 66 corresponding to a measuring value of the predetermined period in response to the detection results.例文帳に追加

所定期間の計測対象である信号ＴＥＲＭの立上がり，立下がりエッジにおけるクロック信号ＣＬＫのレベルをレジスタ５１，５２により検出し、カウント結果修正手段６９は、それらの検出結果に応じて、所定期間の計測値に相当するレジスタ６６の出力データを修正する。 - 特許庁

An AFC control section 32 calculates a frequency error that is an error between a frequency of a received signal and a frequency of a reference clock in the receiver A1 for each slot period on the basis of data stored in an AFC register 24 and counts number of times when the frequency error stays within a prescribed range in one frame.例文帳に追加

ＡＦＣ制御部３２は、ＡＦＣ用レジスタ２４に格納されているデータに基づいて、受信信号の周波数と受信装置Ａ１における基準クロックの周波数との誤差である周波数誤差をスロット期間ごとに算出し、その周波数誤差が１フレーム内で所定の範囲内にある回数をカウントする。 - 特許庁

To provide a mixed mode symbol detecting device which is stably capable of interrupt-processing even if other interrupts of which the priority is high occur, without accompanying the speeding up of a clock frequency which causes the increase of consumption power, in a symbol detecting processing when a plurality of digital signals whose data rate are different, and analog signals are mixed.例文帳に追加

データレートが異なる複数のデジタル信号や、アナログ信号が混在する場合のシンボル検出処理において、消費電力が増大するクロック周波数の高速化を伴うことなく、優先度の高い他の割り込みが発生しても、安定した割り込み処理が可能な混合型シンボル検出装置を提供する。 - 特許庁

For example, a forming pattern of a projection 50 is projected in the horizontal direction along a light-receiving pixels bound from a clock wiring 46 disposed on a channel stop 42 separating perpendicular CCD shift resistors of an imaging part of a frame transferring-type CCD image sensor, and is symmetrized in the upper-lower and right-left directions relative to a center 52 of the imaging part.例文帳に追加

例えば、フレーム転送型ＣＣＤイメージセンサの撮像部の垂直ＣＣＤシフトレジスタ間を分離するチャネルストップ４２上に配置されるクロック配線４６から受光画素境界にて水平方向に延在される突起部５０の形成パターンを撮像部の中心５２に対して上下左右対称とする。 - 特許庁

To provide an electronic control unit(ECU) that allows its CPU for reducing the power consumption to transit to a halt mode where the clock is stopped when a switch is not activated over a prescribed time in order to reduce the power consumption monitors the switch operation even in the halt mode and allows the CPU to resume the usual operating mode when the switch is activated.例文帳に追加

消費電力を低減するためＥＣＵのＣＰＵは、スイッチが所定時間に亘って作動しないと、クロックを停止するホルトモードに移行して消費電力の低減を図り、ＥＣＵはホルトモードでもスイッチの作動を監視し、スイッチが作動するとＣＰＵが通常動作モードに復帰する。 - 特許庁

When the pulse width of the modulation light is compressed by a comb-like profiled fiber 41, a Z-cut LN modulator 28 is used for clock modulation, and an X-cut LN modulator 29 is used for data modulation, so that the length of the comb-like profile fiber 41 is shortened; and thus, equipment is reduced in size and the cost is reduced.例文帳に追加

櫛型配置ファイバ４１によって変調光のパルス幅を圧縮するにあたり、クロック変調用にはＺカットＬＮ変調器２８を用い、データ変調用にはＸカットＬＮ変調器２９を用いて、櫛型配置ファイバ４１の長さを短縮させ、装置の小型化と低コスト化を実現する。 - 特許庁

Correcting the target time of each pattern PF on the track TF by using a timing error of the pattern PE, and modulating the clock frequency using the difference of the reading time of each pattern PF and its corrected target time, each pattern PG is written on a track TG with the time delay obtained by calculation after reading the pattern PF.例文帳に追加

トラックTFの各パターンPFのターゲット時刻をパターンPEのタイミング誤差を使用して補正し、各パターンPFの読み出し時刻とその補正されたターゲット時刻との差分を使用してクロック周波数を変調しながら、各パターンPFを読み出してから計算で求められた遅延時間後にトラックTGに各パターンPGを書き込む。 - 特許庁

A TTS is supplied from an HDD 10 through a TTS buffer 11 to a PCR detection section 13 and a time stamp rewriting section 12, the TTS having a value of a time stamp added to each TS packet and a value of the PCR of a TS packet containing the PCR being asynchronously recorded based on clock systems different from each other.例文帳に追加

各ＴＳパケットに付加されたタイムスタンプの値と、ＰＣＲを含むＴＳパケットの前記ＰＣＲの値が、互いに異なるクロック系に基づいて非同期に記録されたＴＴＳが、ＨＤＤ１０からＴＴＳバッファ１１を介してＰＣＲ検出部１３及びタイムスタンプ書き換え部１２に供給される。 - 特許庁

An RTC section 115 and a reference clock generating section 111 give signals to a base band section 117, which compares both the signals, and the base band section 117 feeds back the frequency error of the RTC calculated as a result of comparison to the RTC section 115, wherein the RTC correction is automatically carried out.例文帳に追加

ＲＴＣ部１１５及び基準クロック発生部１１１からベースバンド部１１７に信号を入力し、ベースバンド部１１７にて両者の比較を行い、比較結果として算出されたＲＴＣの周波数誤差をベースバンド部１１７がＲＴＣ部１１５にフィードバックし、ＲＴＣ補正を自動的に行う。 - 特許庁

The frequency of a higher harmonic in a clock signal for operating a demodulator is set within the frequency band of broadcasting signals of n and (n+1) channels, and the frequency band for allowing the signal to be attenuated by a roll-off filter in the apparatus for transmitting the broadcasting signals of the n and (n+1) channels.例文帳に追加

復調部を動作させるためのクロック信号の高調波の周波数が、ｎおよび（ｎ＋１）チャンネルの放送信号の周波数帯域内であって、ｎおよび（ｎ＋１）チャンネルの放送信号を送信する機器内のロールオフフィルタにより信号が減衰する周波数帯域内に設定される。 - 特許庁

When a user depresses a safe area zoom button, a control processing part 16 calculates the horizontal and vertical start positions of the converter 12 and horizontal and vertical enlargement ratios on the basis of the values of a horizontal synchronizing signal and a dot clock which are detected by the video signal adjusting part 14 and changes a conversion condition of the converter 12.例文帳に追加

ユーザがセーフエリアズームボタンを押すと、制御処理部１６は、映像信号調整部１４で検出した水平同期信号の値およびドットクロックの値に基づいてコンバータ１２の水平、垂直方向の開始位置、および、水平方向および垂直方向の拡大倍率を計算し、コンバータ１２の変換条件を変更する。 - 特許庁

The video data of color data within the predetermined color band and video data of color data not within the predetermined color band are composed of a predetermined number of bits for each pixel, and transmitted in timing synchronized to the pixel clock to transmit video data exceeding the predetermined color band from the source-side device to the sink-side device.例文帳に追加

規定された色帯域内の色データの映像データと、規定された帯域外の色データの映像データとは、それぞれ１画素毎に所定ビット数で構成して、画素クロックに同期したタイミングで伝送して、ソース側装置からシンク側装置に、規定された色帯域を越える映像データを伝送する。 - 特許庁

A drive pendulum 47 supported freely swinging by a support 35 provided on a clock frame 30, a connection pendulum 45 connected turnably to the drive pendulum 47, a pair of stoppers 36 and 36 provided in the swinging range of the drive pendulum 47 and a swinging coil 34 for swinging the drive pendulum 47 are provided.例文帳に追加

時計枠体３０に設けた支持部３５に揺動可能に支持された駆動振り子４７と、駆動振り子４７に回動自在に連結する連結振り子４５と、駆動振り子４７の揺動範囲に設けられた一対のストッパー３６，３６と、駆動振り子４７を揺動させる揺動コイル３４とを備えた。 - 特許庁

This CPU core voltage switching circuit is provided in a portable information terminal and characterized by setting CPU clock frequency as a half of the one when the portable information terminal is at a state of initial start or an initialized state of memory data when application software is used by the portable information terminal.例文帳に追加

携帯情報端末に備えられるＣＰＵコア電圧切替え回路であって、前記携帯情報端末が、アプリケーションソフトを使用する時には、ＣＰＵクロック周波数を、初期起動状態及びメモリデータ初期化状態にある時の半分の周波数とすることを特徴とするＣＰＵコア電圧切替え回路。 - 特許庁

This ultrasonic motor control circuit includes a direct digital synthesizer 110 to control the operation of an ultrasonic motor 100 by applying a driving signal to the motor, so that a basic waveform fd0 of frequency which operates in response to a clock signal fc and changes according to control data df given with a figure is outputted.例文帳に追加

超音波モータ制御回路は、超音波モータ１００に駆動信号を印加してその動作を制御する為、ダイレクト・デジタル・シンセサイザ１１０を備えており、クロック信号ｆｃに応じて動作し数値で与えられる制御データｄｆに従って変化する周波数の基本波形ｆｄ０を出力する。 - 特許庁

A system records a video signal for recording inputted in an A/D conversion processing part 18a on a recording medium according to a clock for recording generated in a recording system synchronous control part 42 and outputs the video signal recorded on the recording medium to the outside according to a reproduction system synchronous control part 44.例文帳に追加

Ａ／Ｄ変換処理部１８ａに入力された記録用ビデオ信号を記録系同期制御部４２で生成される記録用クロックに従って記録媒体に記録するとともに、記録媒体に記録されたビデオ信号を再生系同期制御部４４に従って外部に出力するシステムである。 - 特許庁

Recently, out of memory utilization functions of the system, according to additive latency AL standard, after input of the row address, the column address is input instantly at the next clock, after that the row address and the column address can be decoded, this invention can be achieved without changing largely environment of the system.例文帳に追加

近年、システムのメモリ活用機能のうち、付加レイテンシＡＬ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）規格によると、ローアドレスの入力後、次のクロックで直ちにカラムアドレスの入力がなされ、その後、ローアドレス及びカラムアドレスのデコードが可能となって、システムの環境を大きく変えなくとも本発明の実現が可能である。 - 特許庁

The physical quantity detecting device operates a clock signal and a data signal of the serial communication by a background job, sets a serial communication start flag indicating a start of the serial communication by an on-time task, checks the serial communication start flag by the background job, and does not reject an interrupt handling of a timer task even during the execution of the serial communication.例文帳に追加

シリアル通信のクロック信号及びデータ信号をバックグランドジョブで操作し、シリアル通信開始を示すシリアル通信開始フラグを定時タスクでセットし、シリアル通信開始フラグの検査をバックグランドジョブで行いタイマタスクの割込み処理をシリアル通信実行中でも拒否しないことを特徴とする。 - 特許庁

A basic clock, an input horizontal synchronizing signal and gate pulses A and B from gate pulse generating circuit A2 and B3 are respectively inputted to synchronism discriminating circuits A4 and B5, it is checked whether the horizontal synchronizing signal exists in the term of the gate pulse A or B, and the result is outputted to a horizontal frequency discriminating circuit 6.例文帳に追加

同期判定回路Ａ４，Ｂ５には、それぞれ基本クロック，入力水平同期信号，ゲートパルス発生回路Ａ２，Ｂ３からのゲートパルスＡ，Ｂが入力され、ゲートパルスＡ又はＢ期間内に水平同期信号が存在するかどうかをチェックし、その結果を水平周波数判別回路６に出力する。 - 特許庁

A signal processing IC 1 has a terminal, OSD input terminals 5 to 8, bus control line input terminals 9 and 10, a horizontal drive pulse output terminal 11, a vertical drive pulse output terminal 12, a reset pulse output terminal 13, a power source voltage input terminal 28 and a clock output terminal 30 concentrically provided at the same side.例文帳に追加

信号処理ＩＣ１が有する端子、ＯＳＤ入力端子５〜８、バス制御線入力端子９，１０、水平ドライブ用パルス出力端子１１、垂直ドライブ用パルス出力端子１２、リセットパルス出力端子１３、電源電圧入力端子２８、クロック出力端子３０を同一の辺に集約して設ける。 - 特許庁

To provide a method of separating power supply line by which the malfunction caused by power supply noise can be suppressed regardless of the frequency of propagated signals and signals can be propagated stably between circuit blocks separated from a power source without incorporating any special circuit, such as the low-pass filter, high-frequency clock generating circuit, etc., in an LSI.例文帳に追加

伝播させる信号の周波数によらず電源ノイズによる誤動作の抑制効果が期待でき、ローパスフィルタや、高周波クロック生成回路等の特殊回路をＬＳＩ内部に内蔵せずに、電源分離された回路ブロック間で信号を安定して伝播させることができる電源ライン分離方法を提供する。 - 特許庁

For example, when timing of the clock and the data signal is adjusted in data transmission from the master unit 1 to the slave unit 2, the receiver side slave unit 2 is provided with e.g., a high impedance circuit 260 so as to avoid the data signal from being outputted to a memory for a prescribed time after the end of the timing adjustment.例文帳に追加

例えば、マスター装置１からスレーブ装置２へのデータ伝送において、クロックとデータ信号のタイミング調整を実施した場合、受信側のスレーブ装置２では、タイミング調整完了後の一定時間はメモリにデータ信号を出力しないようにするため、例えばハイインピーダンス回路２６０を備える。 - 特許庁

To provide a voltage boosting device in which the operation is stabilized after starting a DC-DC converter before the operation is settled by performing variable control of the frequency of a clock signal depending on the boosting operation or dropping operation when the DC-DC converter is started, and to provide a voltage dropping device and a liquid crystal display.例文帳に追加

ＤＣ−ＤＣコンバータの起動時の昇圧動作又は降圧動作に応じたクロック信号の周波数の可変制御を行って、ＤＣ−ＤＣコンバータの起動時から安定動作に移行するまで動作を安定させる電圧昇圧装置、電圧昇降圧装置及び液晶表示装置を提供する。 - 特許庁

A memory read circuit is provided with a data-bus buffer control circuit controlling a data bus buffer 2 so that variation of a signal on a data bus 7 is prevented depending on an operation clock and the contents of a register until a sense amplifier 1 outputs the same value as a value of a memory cell and it is decided to either of a High level or a Low level.例文帳に追加

センスアンプ１の出力がメモリセルの値と同じ値を出力し、ＨｉｇｈレベルまたはＬｏｗレベルどちらかに確定するまでの間、動作クロックやレジスタ内容により、データバス７上の信号の変化をなくすようにデータバスバッファ２を制御するデータバスバッファ制御回路を備える。 - 特許庁

This control circuit is provided with a shift register, consisting of serially connected resisters of n×m pieces, an input terminal for inputting a data to a register at one end of the registers of n×m pieces, clock signal lines connected to all registers, and an output terminal for outputting a data from a register, at the other end of the registers of n×m pieces.例文帳に追加

直列に接続されたｎ×ｍ個のレジスタからなるシフトレジスタと、ｎ×ｍ個のレジスタの一端のレジスタへデータを入力イするための入力端子と、総てのレジスタに接続されたクロック信号線と、ｎ×ｍ個のレジスタの他端のレジスタからデータを出力するための出力端子とを有する。 - 特許庁

The noise filter circuit disclosed herein in order to solve the task above is configured to add a flip-flop to a post-stage of the noise elimination circuit using a delay circuit and adopts a configuration such that the clock signal given to the flip-flop is delayed by a delay time different from that of the noise elimination circuit as a regular signal pulse which is used for the synchronization.例文帳に追加

前記課題を解決するために、本発明によるノイズフィルタ回路は、遅延回路を用いたノイズ除去回路の後段にフリップフロップを追加する構成とし、そのフリップフロップへ入力されるクロック信号をノイズ除去回路とは別時間遅延させた正規の信号パルスとし、これに同期させる構成とした。 - 特許庁

A 4-bit digital data train of parallelly superimposing respective 1-bit digital data on the basis of output of the respective sensor elements 22 to 26, and parallelly superimposing a clock pulse signal with a trigger as a reference, is converted into analog voltage having a level of a 2^(3+1) (=16) value between earth voltage '0' and reference voltage VCC.例文帳に追加

各センサ素子２２〜２６の出力に基づく各１ビットディジタルデータをパラレルに重畳し、かつ、トリガを基準とするクロックパルス信号をパラレルに重畳した４ビットディジタルデータ列を、接地電圧“０”と基準電圧ＶＣＣとの間において２^（３＋１）（＝１６）値のレベルを有するアナログ電圧に変換する。 - 特許庁

To provide a stably and surely operable magnetic sensor, using magnetic impedance effective element (referred to as MI element for short) which is operable stably and surely without being hardly influenced by noise, by providing a period where the change rate is constant in the current to be carried to a magnetic impedance effective element, and performing the measurement of voltage value avoiding clock edges.例文帳に追加

磁気インピーダンス効果素子（ＭＩ素子と略称する）に流す電流に変化率が一定な期間を設け、クロックエッジを避けて電圧値の計測を行うことにより、ノイズの影響が少ない、安定に確実に動作することができる磁気インピーダンス効果素子を用いた磁気センサを提供する。 - 特許庁

When a communication control circuit connecting a means for processing 1st protocol processing by a logical circuit, a means for processing 2nd protocol processing by a logical circuit, a circuit for controlling a storage device, and the storage device is realized, communication protocol processing can be executed in real time by an operation clock of a low speed about several times as high as a communication rate.例文帳に追加

第一のプロトコル処理を論理回路で処理する手段と第二のプロトコル処理を論理回路で処理する手段及び、記憶装置を制御する回路及び記憶装置を接続した通信制御回路を実現した場合、通信レートの数倍程度の低速な動作クロックでリアルタイムに処理できる。 - 特許庁

The dial pulse detection circuit consists of a shift register 1 that receives a DC impulse sent from a telephone set and shifts the impulse signal based on a prescribed sampling clock, an AND gate 2 consisting of a 7-input AND gate 21 and a 4-input AND gate 22 that receives an output of the shift register 1 and a counter 3 that receives an output of the AND gate 2.例文帳に追加

電話機から送出される直流インパルスを受け、所定サンプリングクロックでシフトするシフトレジスタ１と、このシフトレジスタ１の出力をうける７入力ＡＮＤゲート２１及び４入力ＡＮＤゲート２２より成るＡＮＤゲート２と、このＡＮＤゲート２の出力を受けるカウンタ３とにより構成される。 - 特許庁

The mobile terminal 100 is provided with: a position detection section 1 for measuring a present position; a communication section 2 for transmitting and receiving electronic mail; a clock section 3 for clocking a present time; an entry section 4 and a display section 5 whereby the possessor makes an operation; and a control section 6 for controlling the operation of the mobile terminal 100.例文帳に追加

携帯端末装置１００は、現在位置を計測する位置検出部１と、電子メールの送受信を行う通信部２と、現在時刻を計測する時計部３と、使用者が操作を行うための入力部４および表示部５と、携帯端末装置１００の動作を制御する制御部６とを備えている。 - 特許庁

To provide a rotational position detection device and a pointer clock capable of detecting accurately each rotational position of a plurality of rotators only by installing a set of a light emitting element and a light receiving element without receiving restriction of an installation position by the light emitting element and the light receiving element, even if the plurality of rotators are divided into a plurality of driving systems.例文帳に追加

複数の回転体が複数の駆動系に分かれていても、発光素子と受光素子とが設置位置の制約を受けずに、発光素子と受光素子とを１組設置するだけで、複数の回転体の回転位置を正確に検出できる回転位置検出装置および指針時計を提供する。 - 特許庁

A 1/3 frequency division part 200 comprises first and second 1/3 frequency dividers 210 and 220 which rise with the clock CPH 11 as an input and divide a frequency by 3 at a trailing edge, and an AND gate 20 for obtaining AND between output signals A and B and outputs signals AA and CC and clocks CPH12, CPH22, and CPH32 of an inverted signal BB.例文帳に追加

３分の１分周部２００は、ＣＰＨ１１を入力とし立ち上がり，立ち下がりエッジで３分の１分周する第１，第２の１／３分周器２１０，２２０、この出力信号Ａ，Ｂの論理積を求めるＡＮＤゲート２０で、信号ＡＡ，ＣＣおよび反転した信号ＢＢのＣＰＨ１２，２２，３２を出力。 - 特許庁

When display numerical value is set forward by a numerical value forward key in correcting a time code, predetermined information such as "CLOCK" is displayed after a predetermined numerical value, and real time information is set in a time code generator in response to that the display contents should be fixed in displaying the predetermined information.例文帳に追加

タイムコードの修正時において数値送りキーによる表示数値送りが行われるときに、所定の数値の次に「ＣＬＯＣＫ」などの所定情報を表示し、この所定情報の表示時に表示内容を確定すべき状態となったことに応じ、実時間情報をタイムコード発生器に設定する。 - 特許庁

When a decorative groove 7 which extends spirally from inside to outside and is formed in a V shape in section, is cut on a dial plate 2 of a clock being the decorative laminate, an inner oblique side 7A forming the V shape of the decorative groove 7 is made to have a gentler tilt angle than that of an outer oblique side 7B in the inner part of the spiral state.例文帳に追加

装飾板である時計の文字板２に、内側から外側へ渦巻き状に延び、かつ、断面Ｖ字形に形成された装飾用溝７を切削するにあたり、渦巻き状の内側部分において、装飾用溝７のＶ字を形成する内側の斜辺7Aを外側の斜辺7Bよりも緩やかな傾斜角度にする。 - 特許庁

Then, since the control part 5 is provided with a delay circuit 9 and the alarm is issued without an overlap when the time of the clock mechanism 2 becomes equal to the action time, the patient surely recognizes the kind of the medicine to be used or taken at each determined time and uses or takes it and the prescribed medical effects of the respective medicines are obtained.例文帳に追加

そして、制御部５に遅延回路９を設け、時計機構２の時間が前記行動時間に等しくなったときに、アラームを重複せずに発するようにしたので、患者は定められた時間ごとに、使用すべき薬剤の種類を確実に認識して使用でき、各薬剤の所定の薬効が得られる。 - 特許庁

This image forming apparatus comprises a polygon motor, a drum motor and a control part; the control part generates clocks for at least two motors by dividing a single basic clock subjected to frequency modulation; and the at least two motors are rotatively controlled by the clocks for the motors at a speed commensurate with the clocks for the motors, which are supplied to the motors, respectively.例文帳に追加

ポリゴンモータとドラムモータと制御部とを有して構成され、制御部が、周波数変調された単一の基本クロックを分周して少なくとも二つのモータ用クロックを生成し、モータ用クロックにより少なくとも二つのモータが夫々に供給されるモータ用クロックに比例した速度で回転制御される。 - 特許庁

A CPU 301 has a D/A converter 301a for converting a digital value (for example, 8 bit) to an analog value, etc., therein and changes the phase difference of the pixel clock signals CLK 1 and CLK 2 outputted from VCOs 303a and 303b by changing the value of the data to be set in the D/A converter 301a at the time of writing position regulation.例文帳に追加

ＣＰＵ３０１は、内部にデジタル値（例えば、８ビット）をアナログ値に変換するＤ／Ａ変換器３０１ａなどを備えており、書込位置調整時にはＤ／Ａ変換器３０１ａにセットするデータの値を変えて、ＶＣＯ３０３ａ，３０３ｂから出力される画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差を変える。 - 特許庁

In a circuit for generating a random number in a shift register 40 operating by clock CLK output from a VCC (voltage controlled oscillator) 30 and an XOR gate 42 by an M system, control voltage S11 of a regulator 10 in which not only power supply voltage VDD and operating temperature but also current consumption of a load circuit 20 change output voltage Vout is used as an input of the VCO 30.例文帳に追加

VCO３０から出力されるクロックCLKで動作するシフトレジスタ４０とXORゲート４２でＭ系列により乱数生成する回路において、電源電圧VDD、動作温度だけでなく、負荷回路２０の消費電流でも出力電圧Voutが変化するレギュレータ１０の制御電圧Ｓ１１をVCO３０の入力としている。 - 特許庁

By this packaging, an input/output terminal CL2 of a gate driver group 2 end part side of the driver GDm, an input terminal RL2 and power supply terminals VDD2.VCC2 and GND2 are connected to a controller 4 and a clock signal CLG, a selection signal and a power voltage are transmitted in the direction from the driver GDm to the driver GD1.例文帳に追加

この実装によりゲートドライバＧＤｍのゲートドライバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２をコントローラ４に接続し、クロック信号ＣＬ_G 、選択信号ＲＬ_G 、および電源電圧をゲートドライバＧＤｍからゲートドライバＧＤ１の方向へ伝搬させる。 - 特許庁

Specific type prescribed events, for example, a case where no operational agent remains in a queue including non-real-time contact, a case where the queue is blank, and a case where a system clock is modified, along with an item provided in service immediately after the re-boot of the system, are ignored when the waiting time of items entered in the queue is predicted.例文帳に追加

特定タイプの所定イベント、たとえば非リアルタイムコンタクトを含む待ち行列に作業エージェントが不在である、待ち行列が空である、システムクロックが変更される、およびシステムがリブートされた直後にサービス提供されたアイテムは、待ち行列に入れられたアイテムの待機時間を予測する際に無視される。 - 特許庁

In this clock device 1 in which the generating device 40 for capturing kinetic energy through the use of a rotary weight and generating power is built, it is detected by a generation state detection part 91 whether the generating device 40 is generating power or not, and time display is halted by shifting to power-saving mode when a non-generation time exceeds a prescribed time.例文帳に追加

回転錘を用いて運動エネルギーを捉えて発電を行う発電装置４０を内蔵した計時装置１において、発電装置４０が発電しているか否か等を発電状態検出部９１で検出し、非発電時間が所定時間を越えたときに節電モードに移行して時刻表示を停止する。 - 特許庁

In a game device 1, even when an interrupt signal is transmitted from an interrupt signal generation circuit 14 to a timer 12, a CPU 10 outputs a signal for generating a specific key to a key generation circuit 16 as long as a program for a game is executed, so that the supply of a clock signal from the timer 12 to a decoder 11 can be continued.例文帳に追加

ゲーム装置１では、割込信号発生回路１４からタイマ１２へ割込信号が送られても、ゲーム用プログラムが実行されていれば、ＣＰＵ１０がキー発生回路１６に特定のキーを発生させるための信号を出力することにより、タイマ１２からデコーダ１１へのクロック信号の供給は継続される。 - 特許庁

In a system, in which a plurality of CPU cards 1 to 4 are mounted, cell diagnosing parts 121 to 124 of the respective CPU cards 1 to 4 generate a clock (definer signal) of a k-hold cycle, and the CPU card 1 transmits data '1' in a prescribed cycle, to make the generated definer signals synchronize among inter-cell control parts 121 to 124.例文帳に追加

複数のＣＰＵカード１〜４を搭載するシステムにおいて、各ＣＰＵカード１〜４のセル診断部１２１〜１２４でｋ倍周期のクロック（デファイナ信号）を生成し、この生成したデファイナ信号をセル間制御部１２１〜１２４の相互間で同期させるために、ＣＰＵカード１から所定の周期でデータ”１”を送信する。 - 特許庁