「clock」に関連した英語例文の一覧と使い方(515ページ目) - Weblio英語例文検索

The facsimile equipment starts ringing the phone set, when the alarm function is set ON and a time of the real-time clock coincides with the set wakeup time, and stops ringing of the phone when the off-hook state of the phone is detected.例文帳に追加

本発明のファクシミリ装置は、リアルタイムクロックと、電話機を鳴動させる手段と、オフフックを検出する手段と、起床時刻を設定する手段と、目覚まし機能をＯＮ／ＯＦＦする手段とを有し、前記目覚まし機能がＯＮされた場合、前記リアルタイムクロックの時刻と前記設定された起床時刻とが一致したときに、前記電話機の鳴動を開始し、その電話機のオフフック状態が検出されたときは、その電話機の鳴動を停止する。 - 特許庁

The circuit selects only required frequency components among many frequency components outputted by the sample and hold circuit by using the filter and outputs only the required frequency components by holding an input signal for a prescribed period of time in every cycle of a clock signal outputted by the sampling signal oscillator and shaping the input signal into a stepped signal.例文帳に追加

サンプリング信号発振器とサンプルホールド回路とフィルタとを備え、入力信号を前記サンプリング信号発振器が出力するクロック信号の周期ごとに所定時間ホールドして階段状信号に整形することにより、前記サンプルホールド回路が出力する多数の周波数成分から所要の周波数成分のみを前記フィルタを用いて選択出力したことを特徴とする周波数変換回路である。 - 特許庁

Each pixel 20 carrying out grayscale display by PWM is divided into a plurality of sub-pixels 10; data signals corresponding to different bit positions from each other in digital display data are supplied to the respective sub-pixels 10 and a PWM data signal is supplied to at least one of the plurality of sub-pixels 10 constituting one pixel 20 so as to decrease the clock frequency according to the division number into sub-pixels.例文帳に追加

各々ＰＷＭによる階調表示を行う各画素２０を、複数の副画素１０に分割し、各副画素１０には、デジタル表示データの互いに異なるビット位置に対応するデータ信号を供給し、１画素２０を構成する複数の副画素１０の内、少なくとも１つに対しＰＷＭデータ信号を供給することで、副画素への分割数に応じてクロック周波数の低減を図る。 - 特許庁

The lock detector is provided with a differential amplifier 19 that conducts subtraction between a phase comparison signal PC and an edge density signal ED of a clock recovery circuit 36, a DC detector 14 that converts a voltage level of a prescribed frequency region of an output signal from the differential amplifier 19 into a DC voltage, and a voltage comparator 15 that compares an output signal from the DC detector with a prescribed voltage VR.例文帳に追加

クロック再生回路３６の位相比較信号ＰＣとエッジ密度信号ＥＤとの減算を行う差動増幅器１９と、該差動増幅器１９の出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器１４と、該直流検波器１４の出力信号と所定の電圧ＶＲとを比較する電圧比較器１５とを備える。 - 特許庁

The system clock interpolation circuit is provided with a synchronizing signal period detection circuit 7 that detects a period of a synchronization detection pulse 12 independently of a mask operation by a synchronization position mask signal 42 and when the detection circuit 7 confirms that the period of the detected synchronization detection pulse 12 is a normal period, the synchronization is locked again by the synchronization detection pulse 12 to reduce the time until synchronization re-locking.例文帳に追加

同期位置マスク信号４２によるマスク動作とは無関係に同期検出パルス１２の周期を検出する同期信号周期検出回路７を設け、これにより検出した同期検出パルス１２の周期が正規の周期であることが確認された時点で、その同期検出パルス１２による同期の再引き込みを行うことにより、同期再引き込みまでの時間を短縮する。 - 特許庁

This circuit is composed of an inspection pulse generating circuit 10 for inputting a test signal and outputting an oscillation signal, and data selector circuits 31-35 for blocking inputs of a data input signal of an external input signal, a scanning mode control signal, a scan input signal and a scan clock signal by the test signal to output a CLK signal of the oscillation signal and an ROUT signal to a campus circuit 20.例文帳に追加

テスト信号を入力して発振信号を出力する検査用パルス発生回路１０と、テスト信号によって、外部入力信号であるデータ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号の入力を遮断し、代わりに発振信号であるＣＬＫ信号およびＲＯＵＴ信号をスキャンパス回路２０に出力するデータセレクタ回路３１〜３５とで構成する。 - 特許庁

The method of verifying asynchronous circuit defines the metastable state of output data according to whether or not the input data of a logic circuit is different from a value held by the logic circuit when the clock signal of the logic circuit is active, generates a prescribed value accompanying the metastable state and outputs the prescribed value from the logic circuit only for a fixed period in the case of verifying the operation of an asynchronous logic circuit.例文帳に追加

本発明に係る非同期回路の検証方法は、非同期の論理回路の動作を検証する場合に、論理回路のクロック信号がアクティブな状態のときに、論理回路の入力データがその論理回路に保持された値と異なるか否かによって、出力データのメタステーブル状態を定義し、このメタステーブル状態に伴う所定の値を発生して論理回路から一定期間だけ出力させるものである。 - 特許庁

A drawing clock signal Bclk for determining timing of blanking an electron beam is generated based on a time calculated based on distances from a reference position to a drawing start position of starting the drawing of the pattern and a drawing finish position, and a speed of an irradiation position (or incident position) of the electron beam moving along a spiral track STr, when forming the pattern along the spiral track STr.例文帳に追加

スパイラルトラックＳＴｒに沿ってパターンを形成する場合に、基準位置からパターンの描画が開始される描画開始位置及び描画終了位置までの距離と、スパイラルトラックＳＴｒに沿って移動する電子線の照射位置（又は入射位置）の速度とに基づいて算出された時間に基づいて、電子線のブランキングのタイミングを決定する描画クロック信号Ｂｃｌｋを生成する。 - 特許庁

Brain wave sampling pulses are generated such that the waveform of an image artifact in gradient magnetic field change for gathering fMRI data in the fMRI apparatus is on a baseline at the sampling timing of gathering brain wave data in the brain wave measuring apparatus on the basis of the clock function of the fMRI apparatus.例文帳に追加

本発明のシステムは、脳波を測定する脳波測定装置と、磁気共鳴イメージングによって脳機能計測を行うｆＭＲＩ装置とを備え、ｆＭＲＩ装置の時計機能に基づいて、脳波測定装置における脳波データを収集するサンプリングタイミングで、ｆＭＲＩ装置におけるｆＭＲＩデータを収集するための傾斜磁場変化における画像アーチファクトの波形が基線上になるように、脳波サンプリングパルスを発生する。 - 特許庁

The control unit 30 includes: a detection circuit 32 for detecting a floating state of at least either of a power supply terminal TV connected to a host side power supply terminal TVH supplied with a power supply voltage VDD from a host device 10 and a ground terminal TG connected to a host side ground terminal TGH supplied with a ground voltage VSS from the host 10; and a mask processing unit 34 for performing mask processing on a system clock SCK.例文帳に追加

制御部３０は、ホスト装置１０からの電源電圧ＶＤＤが供給されるホスト側電源端子ＴＶＨに接続される電源端子ＴＶ及び、ホスト装置１０からのグランド電圧ＶＳＳが供給されるホスト側グランド端子ＴＧＨに接続されるグランド端子ＴＧの少なくとも一方のフローティング状態を検出する検出回路３２と、システムクロックＳＣＫのマスク処理を行うマスク処理部３４を有する。 - 特許庁

The multiplex communication equipment performs communication between a master node and a plurality of slave nodes by serial communication based on a LIN communication protocol, supplies DC power supply generated from a commercial AC power supply to the master node, supplies a power cycle signal generated from the commercial AC power supply to the microcomputer of the master node, and corrects the error in accordance with fluctuation of a clock oscillation frequency by the power cycle signal in the microcomputer.例文帳に追加

ＬＩＮ通信プロトコルに基づくシリアル通信によりマスタ・ノードと複数のスレーブ・ノード間で通信する多重通信装置であり、商用交流電源から生成した直流電源をマスタ・ノードに供給するとともに、前記商用交流電源から生成した電源周期信号を前記マスタ・ノードのマイコンに供給し、該マイコンにおいて前記電源周期信号によりクロック発振周波数の変動に伴う誤差の補正を行う。 - 特許庁

A final location determination solution may be determined from a set of ambiguous location determination solutions, by using clock temporal bias value, using consistency information of ranging signal order, such as the time of arrival and/or the received power level of the ranging signals, by using the distances to the sources, or by using another discriminator function for selecting the final location determination solution, from a set of ambiguous location determination solutions.例文帳に追加

最終的な位置決定解は、複数の曖昧な位置決定解から、クロック時間バイアス値を使用することにより、到着時間、そして／または、測距信号の受信電力レベルなどの測距信号順序に関する一貫性情報を使用することにより、ソースに距離を使用することにより、そして／または、最終的な位置決定解を選択するのに他の弁別器機能を使用することによって、１組の曖昧な位置決定解から決定しても良い。 - 特許庁

A semiconductor integrated circuit includes an inspection circuit including: an exclusive OR circuit which receives an input-side signal to and an output-side signal from an inspection target part of the semiconductor integrated circuit; a first multiplexer which receives an output signal of the exclusive OR circuit and a clock signal; and a flip flop which stores a value indicated by an input signal synchronously with an output signal of the first multiplexer and outputs the stored value.例文帳に追加

半導体集積回路は、当該半導体集積回路の被検査箇所への入力側の信号と出力側の信号とを入力とする排他論理和回路と、前記排他論理和回路の出力信号とクロック信号とを入力とする第一のマルチプレクサと、前記第一のマルチプレクサの出力信号に同期させて入力信号が示す値を記憶し、記憶している値を出力するフリップフロップとを含む検査用回路を有する。 - 特許庁

A frequency calibration fixing device 20 comprises: a processing unit 24 for generating a frequency error value by comparing an oscillating frequency OSC with an accurate external clock signal ECLK, and generating a corresponding calibration signal CS based on the frequency error value; and a frequency adjustment unit 26 for generating a fixed voltage used to calibration-fix the oscillating frequency OSC to a prescribed frequency based on the calibration signal CS and the oscillating frequency OSC.例文帳に追加

周波数校正固定装置２０は、発振周波数ＯＳＣと正確な外部クロック信号ＥＣＬＫとを比較して周波数誤差値を生成し、周波数誤差値に基づき、対応する校正信号ＣＳを生成する処理ユニット２４と、校正信号ＣＳ及び発振周波数ＯＳＣに基づき、発振周波数ＯＳＣを所定の周波数に校正固定するのに使用される固定電圧を生成する周波数調整ユニット２６とを備える。 - 特許庁

A frequency recovery system synchronizes a data stream received, contains a first timing signal generator which receives the data stream, extracts timing information included in the data stream, and is structured for outputting a first timing signal based on the extracted timing information; a clock source for providing a second timing signal; and a data module for receiving the data stream to output the data stream at a requested speed.例文帳に追加

本発明による受信されたデータストリームを同期するための周波数回復システムは、データストリームを受信し、データストリーム内に含まれるタイミング情報を抽出し、抽出されたタイミング情報に基づいて第１のタイミング信号を出力するために構成された第１のタイミング信号発生器、第２のタイミング信号を提供するためのクロックソース、および、データストリームを受信し、そのデータストリームを要望される速度にて出力するためのデータモジュールを含む。 - 特許庁

The method comprises a step of splitting a clock cycle of the integrated circuit chip into a plurality of periods, a step of splitting the integrated circuit chip into a plurality of cells, a step of performing a static timing analysis to make the plurality of cells to acquire electric wave data by cell and by period and a step of performing the electric power allocation by using the wave data.例文帳に追加

集積回路チップにおける電力分配を分析する本発明の方法は、集積回路チップのクロック・サイクルを複数の期間に分割するステップと、集積回路チップを複数のセルに分割するステップと、静的タイミング分析を実行して上記複数のセルがセルごと期間ごとに電流波形データを取得するようにするステップと、この電流波形データを用いて電力分配分析を実行するステップとを備えている。 - 特許庁

This device is provided with a clock part outputting a present time signal, a trigger control part changing the trigger condition with respect to monitoring power waveform data in accordance with time which is previously set, a trigger detection part detecting whether monitoring power waveform data inputted through an A/D converter satisfies the trigger condition or not and a waveform memory detecting that data satisfies the trigger condition and storing monitoring power waveform data.例文帳に追加

現在時刻信号を出力する時計部と、予め設定された時刻に応じて監視電源波形データに対するトリガ条件を変更するトリガ制御部と、Ａ／Ｄ変換器を介して入力される監視電源波形データがトリガ条件を満たしているか否かを検出するトリガ検出部と、トリガ条件を満たしていることを検出して監視電源波形データを記憶する波形メモリ、とで構成されたことを特徴とするもの。 - 特許庁

However, I believe that it is the responsibility of politics, to the Tohoku people affected by the earthquake and tsunami disaster and the nuclear power station accident, to take an exceptional measure like that when necessary. The FSA staff worked around the clock even during the holiday season, and I hear that a director at the Cabinet Legislation Bureau worked on this bill during the holiday season - I presume that examination by this bureau is a rather exacting task. 例文帳に追加

しかし、それくらい特例措置をせざるを得ない、させていただくということは、東北地方の地震、津波、原発の事故に遭われた方に対する、やはり私は政治の当然の責務だと思って、金融庁は本当に連休中も寝ずに、それから、これはなかなか法制局の審査も難しいのだと私は思いますけれども、これも連休中に部長が出てきて、この法律を詰めていただいたという話も聞いております。 - 金融庁

The synchronous semiconductor memory device includes a column play decoder play-decoding a column address signal, a column main decoder which drives selectively a column selection line in accordance with the play-decoded column address signal and coupled to the column selection line, and a controller controlling the column play-decoder synchronously with the reference clock signal and controlling all of enable timing and disable timing of the column selection line.例文帳に追加

同期形半導体メモリ装置において、カラムアドレス信号をプレーディコーディングするカラムプレーディコーダと、前記プレーディコーディングされたカラムアドレス信号に応じてカラム選択ラインを選択的に駆動させるためのカラム選択ラインＣＳＬと連結されたカラムメーンーディコーダと、前記基準クロック信号に同期して前記カラムプレーディコーダを制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するための制御器とを含むことを特徴とする。 - 特許庁

The information processor having the DPLL circuit for synchronizing a phase of an internal clock of a LSI has a PLL counter copy for retaining a desired value in a rewritable state from the outside in order to rewrite the internal state of the PLL counter provided by the DPLL circuit and a copy circuit for outputting a timing for writing the value retained by the PLL counter copy as the internal state value of the PLL counter.例文帳に追加

ＬＳＩの内部クロックの位相を所定の基準クロックに同期させるためのＤＰＬＬ回路を有する情報処理装置であって、ＤＰＬＬ回路が備えるＰＬＬカウンタの内部状態値を書き換えるために、所望の値を外部から書き換え可能に保持するＰＬＬカウンタコピーと、ＰＬＬカウンタコピーに保持された値をＰＬＬカウンタの内部状態値として書き込むためのタイミングを出力するコピー回路とを有する構成とする。 - 特許庁

An ink composition which at least contains a colorant, a compound having at least one functional group selected from among functional groups represented by formulas 1 to 7, at least one polymerization initiator selected from among aromatic sulfonium salts, aromatic iodonium salts, and metallocene-based compounds, and a free-radically polymerizable monomer or a thermally decomposable sulfonate compound is used for printing the day wheel, week wheel, and face of a clock.例文帳に追加

時計において、少なくとも着色剤と、分子内に化学式１から化学式７で示される官能基を少なくとも１つ以上有する化合物と、芳香族スルホニウム塩、芳香族ヨードニウム塩、メタロセン系化合物から選ばれる少なくとも１種以上の重合開始剤を含有し、さらにラジカル重合性のモノマーを添加するか、熱分解性を有するスルホネート化合物添加してあるインキ組成物を日車、曜車、文字板に用いる。 - 特許庁

In communicating with a desired slave device, a host device HC makes a master side transmitting/receiving circuit 2 to transmit a serial data signal DATA generated by superimposing data on a clock signal TCLK by a predetermined method to slave side transmitting/receiving circuits SC1 to SCn by continuously transmitting the same data in a predetermined time or more, and transmitting ID for selecting one desired slave device.例文帳に追加

ホスト装置ＨＣが、所望の前記スレーブ装置と通信を行う場合、前記マスター側送受信回路２に対して、所定の方法でクロック信号ＴＣＬＫにデータを重畳させて生成したシリアルデータ信号ＤＡＴＡを各スレーブ側送受信回路ＳＣ１〜ＳＣｎに送信させる際、所定の時間以上同じデータを連続して送信させた後、所望の１つのスレーブ装置を選択するためのＩＤを送信させるようにした。 - 特許庁

The communication controller controls communications between a plurality of electronic apparatus mounted on a vehicle and mainly comprises; a control part 11 which comprises a microcomputer or the like and periodically outputs a clock pulse; an abnormality detection part for detecting abnormality of the control part 11; and a communication control part 14 which performs communication control of opening communications, namely, disconnecting an electronic apparatus in response to detection of abnormality.例文帳に追加

本発明の通信制御装置は、車両に搭載された複数の電子機器間の通信を制御するものであって、マイクロコンピュータなどで構成されると共にクロックパルスを周期的に出力する制御部１１と、制御部１１の異常を検知する異常検知部と、異常が検知されたときに通信を開放する、すなわち電子機器を切り離す通信制御を行う通信制御部１４とから主に構成されている。 - 特許庁

A flip-flop having a function for shifting normal input data to output and a function for setting a value to be outputted fixedly and outputting the set values cyclically according to a clock is employed in at least a part of a path of logic circuit formed between an external input and an external output and a desired fixed value is outputted to a gate connected with the path thus activating the path.例文帳に追加

通常の入力データを出力にシフトする機能と共に、固定的に出力させたい値を設定でき、且つこの設定値をクロックに従って循環的に出力する機能を持ったフリップフロップを、外部入力から外部出力の間に形成された論理回路によるパスの少なくとも一部に用いることにより、所望の固定値を前記パスに接続されるゲートなどに出力して前記パスの活性化を図る。 - 特許庁

Thus, the circuit can deal with a system capable of varying a system clock frequency.例文帳に追加

同期処理回路の水平基準データをクロック周波数によって可変できるようにし、水平基準周期データを固定値から可変データ設定回路を設け、クロック周波数と入力信号から基準周波数設定を行い、基準周波数とのクロックシフト量の設定から自動的に水平基準周期データを算出するモードと、直接ファンクションで水平基準周期データを設定するモードの２モードを回路に追加し、システムクロック周波数を可変できるシステムに対応可能とした。 - 特許庁

In this synchronous type semiconductor memory element, the memory element is set by the last data strobe trailing pulse DSFP corresponding to a write-in command, and an alignment hold signal reset by a data input clock DINCLK corresponding to the write-in command is added and generated, the alignment hold signal masks an effect that the data strobe trailing pulse DSFP is applied to a data alignment part in a period in which a glitch occurs.例文帳に追加

本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。 - 特許庁

In the receiver, a reception pulse signal generation circuit 112 generates a reception pulse signal by reproducing a short pulse based on a received signal, a synchronizing circuit 114 synchronizes a clock signal with the reception pulse signal to generate a synchronous output signal, and a demodulator circuit 115 generates a demodulated signal using the synchronous output signal from the synchronizing circuit 114 and the reception pulse signal from the reception pulse signal generation circuit 112.例文帳に追加

受信装置において、受信パルス信号生成回路１１２が受信信号に基づき短パルスを再現して受信パルス信号を生成し、同期回路１１４がクロック信号を受信パルス信号により同期して同期出力信号を生成し、復調回路１１５が同期回路１１４からの同期出力信号と受信パルス信号生成回路１１２からの受信パルス信号とにより復調信号を生成する。 - 特許庁

In the optical disk recording/playback device constituted so that laser output can be set by recording a test signal to a trial writing area arranged on the disk, the test signal is recorded on the trial writing area by changing the laser output, and then the laser output is set by recognizing the recording properties of the recorded signal in the state that the gain of a PLL servo circuit incorporated in a clock signal producing circuit is reduced.例文帳に追加

ディスクに設けられている試し書き領域へテスト信号を記録することによりレーザー出力を設定することが出来るように構成された光ディスク記録再生装置において、試し書き領域へレーザー出力を変化させてテスト信号を記録し、記録された信号の記録特性をクロック信号生成回路に組み込まれているＰＬＬサーボ回路の利得を低下させた状態にて認識することによってレーザー出力を設定する。 - 特許庁

A memory interface circuit which controls memory devices which perform input/output of data by a data strobe signal is provided with; selector groups 604 which choose data strobe signals inputted at the time of data input by a DQS_SEL signal which specifies the number of data strobe signals over data; and flip-flop circuit groups 504 which perform capturing of data by using data strobe signal chosen by this selector group 604 as a clock.例文帳に追加

データストローブ信号によりデータの入出力を行うメモリデバイスを制御するメモリインターフェース回路において、データに対するデータストローブ信号の本数を指定するＤＱＳ＿ＳＥＬ信号により、データ入力時に入力するデータストローブ信号を選択するセレクタ群６０４と、このセレクタ群６０４によって選択されたデータストローブ信号をクロックとしてデータの取り込み処理を行うフリップフロップ回路群５０４とを備える。 - 特許庁

The present invention relates to a cross-connect apparatus having: a packetizing means for converting CBR signals received from one or more input ports into packet signals; a clock information processing means for extracting clocks of the received CBR signals; a packet switch means for routing the converted packet signals to one or more output ports; and a depacketizing means which uses the extracted clocks to restore the routed packet signals into CBR signals.例文帳に追加

本発明の一態様は、１以上の入力ポートから受信したCBR信号をパケット信号に変換するパケット化手段と、前記受信したCBR信号のクロックを抽出するクロック情報処理手段と、前記変換されたパケット信号を１以上の出力ポートにルーティングするパケットスイッチ手段と、前記抽出されたクロックを用いて、前記ルーティングされたパケット信号をCBR信号に復元する逆パケット化手段とを有するクロスコネクト装置に関する。 - 特許庁

This signal detecting circuit for the magnetic sensor includes: a differential amplifier 33 input with an output voltage from a detecting coil 113 of the magnetic sensor 11; a hysteresis comparator 34 input with an output from the differential amplifier 33; and a counter 35 for counting the pulse number of a clock between respective outputs of two adjacent spikelike voltages included in the output voltage, based on a digital signal output from the hysteresis comparator 34.例文帳に追加

磁気センサ１１の検出コイル１１３の出力電圧が入力される差動増幅器３３と、差動増幅器３３の出力が入力されるヒステリシスコンパレータ３４と、ヒステリシスコンパレータ３４から出力されるデジタル信号に基づいて、出力電圧に含まれる隣接する２つのスパイク状電圧のそれぞれが出力される間におけるクロックのパルス数をカウントするカウンタ３５とを含む磁気センサの信号検出回路を提供する。 - 特許庁

A television receiver having a DDRSDRAM includes: channel extraction means for extracting a signal corresponding to a selected channel from a television broadcast signal through the use of a reference frequency to specify a band including the selected channel; and frequency change means for shifting the reference frequency used by the channel extraction means when the reference frequency corresponding to the selected channel is the multiplication of an operation clock of the DDRSDRAM.例文帳に追加

ＤＤＲＳＤＲＡＭを備えるテレビジョン受像機において、選局チャンネルが含まれる帯域を特定するための基準周波数を用いて、テレビジョン放送信号から選局チャンネルに対応する信号を抽出するチャンネル抽出手段と、選局チャンネルに対応する前記基準周波数が前記ＤＤＲＳＤＲＡＭの動作クロックの偏倍となる場合は、前記チャンネル抽出手段が用いる基準周波数をシフトさせる周波数変更手段と、を有する。 - 特許庁

This radio monitoring device comprises a microprocessor having an input port for reading the input contact information voltage inputted by a signal from a monitored system, a crystal oscillator for giving correct clock to the microprocessor, a control output relay controlled by a control program accumulated inside of the microprocessor, and a contact of the control output relay connected to a power source circuit of the radio monitoring device controlled by the control output relay.例文帳に追加

被監視システムからの信号によって入力された入力接点情報電圧を読み込むための入力ポートを持ったマイクロプロセッサと、該マイクロプロセッサに正確なクロックを与えるための水晶発振器と、前記マイクロプロセッサ内部に蓄積してある制御プログラムによって制御される制御出力リレーと、該制御出力リレーによって制御される無線監視装置に有する電源回路に接続された制御出力リレーの接点を備えたものである。 - 特許庁

Then, the device is provided with input buffer amplifiers 8-1 to 8-4 for special mode generating an internal clock signal for a special mode being separated from a normal mode relating to read-out operation or write-in operation of data in the semiconductor memory and at least one filter out of noise filters 9-1 to 9-4.例文帳に追加

ここで、入力信号の変化に対して緩やかに変化する時間応答特性を有し、上記複数の外部クロック信号のうちの少なくとも１つの外部クロック信号に基づいて、上記半導体記憶装置におけるデータの読み出し動作又は書き込み動作に係わる通常モードとは別の特殊モードのための内部クロック信号を発生する特殊モード用入力バッファアンプ８−１乃至８−４及びノイズフィルタ９−１乃至９−４のうちの少なくとも１つを備える。 - 特許庁

The memory device control circuit controls a memory device having the data strove signal for fetching the data, and comprises two kinds of delay circuits for delaying the data strobe signal, handling the data strobe signal delayed by one delay circuit as a clock for fetching read data, and handling the data strobe signal delayed by the other delay circuit as an enable signal for fetching the read data.例文帳に追加

データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、データストローブ信号に対して遅延を付加する２種類の遅延回路を有し、一方の遅延回路にて遅延が付加されたデータストローブ信号を読み込みデータを取り込むためのクロックとして取り扱い、他方の遅延回路にて遅延が付加されたデータストローブ信号を読み込みデータを取り込むためのイネーブル信号として取り扱うことを特徴とするメモリデバイス制御回路。 - 特許庁

The audio mixing device includes: a digital adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; a DA converter for DA-converting a digital audio signal output from the digital adder to output an analog audio signal; and synchronization circuits disposed prior to the digital adder to output the plurality of digital audio signals to the digital adder synchronously via the same predetermined synchronization timing clock.例文帳に追加

オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するディジタル加算器と、上記ディジタル加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器と、上記ディジタル加算器の前段に設けられ、複数のディジタルオーディオ信号をそれぞれ、所定の同一の同期化タイミングクロックを用いて互いに同期化して上記ディジタル加算器に出力する同期化回路を備えた。 - 特許庁

A built in self test circuit generating a test pattern by using a microinstruction code is provided with a storage device RAM/ROM temporarily storing the microinstruction code and outputting two different instruction codes in one clock cycle, a selector SEL receiving the output of the storage device, selectively delaying the two instruction codes and outputting them as one code and a pattern generation circuit PG generating the test pattern corresponding to the output of the selector.例文帳に追加

マイクロインストラクションコードを用いてテストパターンを発生する自己診断回路において、マイクロインストラクションコードを一時的に記憶すると共に１クロックサイクルで異なる２つのインストラクションコードを出力する記憶装置ＲＡＭ／ＲＯＭと、この記憶装置の出力を受けると共に２つのインストラクションコードを選択的に遅延させて１コードとして出力するセレクタＳＥＬと、このセレクタの出力に対応したテストパターンを発生するパターン発生回路ＰＧとを備えた回路とする。 - 特許庁

In Tang, he learned not only Confucianism, but also astronomy, music and military science, and brought back "Tokan Kanki" (historical records of Eastern Han Dynasty) to Japan, and offered to the Imperial Court many other books and materials, including Keisho (Confucianism documents [130 volumes of "Torai"]), an astronomical calendar book (one volume of "Taien Calendar" and 12 volumes of "Daienreki Ryusei"), a sun clock (Sokuei Kaneshaku), music instruments (Dorikkan, 鉄如方響, 写律管声12条), music theory books (ten volumes of "Gakusho Yoroku"), bows (arms) (絃纏漆角弓、馬上飲水漆角弓、露面漆四節角弓各1張) and arrows (20 of Shakosen [square arrow] and 10 of Heishasen [flat arrow]). 例文帳に追加

唐では儒学のほか、天文学や音楽、兵学などを学び、帰朝時には、経書（『唐礼』130巻）、天文暦書（『大衍暦経』1巻、『大衍暦立成』12巻）、日時計（測影鉄尺）、楽器（銅律管、鉄如方響、写律管声12条）、音楽書（『楽書要録』10巻）、弓(武器)（絃纏漆角弓、馬上飲水漆角弓、露面漆四節角弓各1張）、矢（射甲箭20隻、平射箭10隻）などを献上し、『東漢観記』を持ち来たらした。 - Wikipedia日英京都関連文書対訳コーパス

This display device 20 is driven by the serial digital image signal, clock signal and control signal from a computer 2 through a cable.例文帳に追加

コンピュータでケーブルを通じて伝送された信号は表示部駆動回路基板に入力され、表示部駆動回路基板は、入力されたNビット束の直列デジタル映像信号をNビット並列デジタル映像信号に変換する直列/並列変換部と、クロック信号の周波数を１/N倍に分周する波数分周部とを含み、並列デジタル映像信号、分周されたクロック信号及び制御信号で表示部を駆動し、メーン基板は表示部駆動回路基板を経由した制御信号を入力されてシステムを制御する。 - 特許庁

A modulator complying with prescribed specifications comprises a plurality of pattern memory means for dividing pulse width into a plurality of patterns to store them, a multiplexer means which is controlled by a start- stop synchronization pattern generated logically and selectively synthesizes the output from the pattern memory means, and a counter means for counting a clock signal based on the synthesized output from the multiplexer means to output the modulated signal complying with the prescribed specifications.例文帳に追加

所定の規格に準拠した変調器において、パルス幅のパターンを複数個に分けて記憶する複数個のパターンメモリ手段と、マイクロコンピュータ手段内で論理的に作成した調歩同期パターンにより制御され、前記パターンメモリ手段の出力を選択的に合成するマルチプレクサ手段と、このマルチプレクサ手段の合成出力に基づいてクロック信号をカウントして所定の規格に準拠した変調信号を出力するカウンタ手段とを具備する。 - 特許庁

The apparatus for reproducing information that has been digitally recorded on the recording medium is provided with a first waveform equalizing circuit which equalizes a read signal corresponding to the information read out from the recording medium and outputs a first equalized signal, and a second waveform equalizing circuit, which has an equalization characteristic different from that of the first circuit, outputs a second equalized signal and is selectively used for extracting a read clock signal.例文帳に追加

記録媒体に対してディジタル的に記録された情報を再生する装置であって、記録媒体から読み出された情報に対応する再生信号を等化し、第１の等化信号を出力する第１の波形等化回路と、第１の波形等化回路と異なる等化特性を有し、第２の等化信号を出力する第２の波形等化回路であって、再生クロックを抽出するために選択的に使用される第２の波形等化回路とを備えている。 - 特許庁

A protection circuit 10 has: a microcomputer 11 that, on receiving a signal indicating that a power supply circuit 20 connected thereto fails, transmits a first protection signal to protect the power supply circuit 20; and a microcomputer protector 12 that, on receiving a signal indicating that an operation clock of the microcomputer 11 stops, transmits a second protection signal to protect the power supply circuit 20.例文帳に追加

保護回路１０は、接続された電源回路２０が異常状態であることを示す異常信号を受信すると、第１保護信号を送信することによって、電源回路２０を保護状態に遷移させるマイコン１１を有する保護回路であって、マイコン１１の動作クロックが停止していることを示す信号を受信すると、第２保護信号を送信することによって、電源回路２０を保護状態に遷移させるマイコン保護部１２を有することを特徴とする。 - 特許庁

The transmission device includes: an input signal disconnection detection unit that detects whether the input signal is input; an oscillator; and a frequency setting unit that sets oscillating frequency of the oscillator so that a difference frequency between the oscillating frequency of the oscillator and a frequency of a dividing signal that divides a clock signal extracted from the input signal is out of passband of a filter when the input signal detection unit detects that the input signal is input.例文帳に追加

伝送装置は入力信号が入力しているか否かを検出する入力信号断検出部と、発振器と、前記入力信号断検出部により入力信号が入力していることが検出されたときには、前記発振器の発振周波数と、入力信号から抽出されるクロック信号を分周した分周信号の周波数との差の周波数がフィルタの通過帯域外となるように前記発振器の発振周波数を設定する周波数設定部とを備える。 - 特許庁

To provide phase comparison signals without variations of a phase cycle even when there is a gap in client signals on the write side and to set a phase comparison cycle by a threshold, by using cyclic signals corresponding to a client data amount estimated to be stored in a demapping FIFO as the phase comparison signals being the phase reference of a phase locked loop for reproducing a client clock.例文帳に追加

フレーム形式で伝送されたラインデータからクライアントデータを取り出して一時的にデマッピングＦＩＦＯ１２に蓄え、このデマッピングＦＩＦＯ１２へのデータの書き込み頻度に対応して位相同期ループによりクライアントデータのクロックを再生して、デマッピングＦＩＦＯ１２からクライアントデータを読み出す構成において、ラインデータに含まれるヘッダ領域やエラー訂正領域によって書き込み周期にギャップがあるため、データの書き込み周期を位相比較の基準としてクロックを再生するのでは、回路が複雑となる。 - 特許庁

By means of an arbitration circuit arranged in this circuit, in receipt of a writing request signal to the external register 16, an internal register writing signal 19 is generated synchronously with the operation clock frequency of the macro circuit 13 for performing an internal register writing signal generation cycle to be outputted, and if there is a cycle under operation, the cycle is canceled for controlling writing to the internal register 17.例文帳に追加

非同期バス１２に接続された外部レジスタ１５と、マクロ回路１３に接続された内部レジスタ１７との間に同期化バッファ１６を配置し、かつ外部レジスタ１６への書き込み要求信号を受信し、マクロ回路１３の動作クロック周波数に同期して内部レジスタライト信号１９を生成し、出力する内部レジスタライト信号生成サイクルを実行するとともに、既に実行中のサイクルがあればこれを取り消して内部レジスタ１７への書き込みを制御する調停回路１８を設ける。 - 特許庁