「clock」に関連した英語例文の一覧と使い方(506ページ目) - Weblio英語例文検索

Thereby when an input data signal is shifted from low to high, a first source-follower 20 biased so that the convergence value of the output voltage becomes prescribed high voltage and a second source-follower 23 biased so that the convergence value becomes the same high voltage after one-clock period are used and these two source-follower parts 20, 23 are operated in suitable timing.例文帳に追加

そこで、入力データ信号がＬｏｗからＨｉへ遷移した際に、出力電圧の収束値が所定のＨｉ電圧となるようバイアスされた第１のソースフォロワ２０と、１クロック周期の後に同Ｈｉ電圧となるようバイアスされた第２のソースフォロワ２３とを用い、これら２つのソースフォロワ２０，２３を適切なタイミングで動作させる。 - 特許庁

This shift register unit comprises: a first transistor for receiving a reset signal and making the sift register unit stoop a pulse output; a second transistor for receiving a set signal to start the shift register unit; a third transistor for receiving a clock signal to make the shift register unit output a pulse; and a fourth transistor for receiving a refresh signal to set voltage of the shift register unit.例文帳に追加

リセット信号を受けてシフトレジスタユニットにパルス出力を停止させる第１トランジスタと、設定信号を受けてシフトレジスタユニットを起動させる第２トランジスタと、クロック信号を受けてシフトレジスタユニットにパルスを出力させる第３トランジスタと、リフレッシュ信号を受けてシフトレジスタユニットの電圧を設定する第４トランジスタとから構成される。 - 特許庁

A clock device 1 is provided on a vehicle having a navigation device and GPS time information B is extracted out of GPS information signal input from a GPS antenna 12 by a data analyzer circuit 16 provided in a GPS receiver 14 and an off-set value A is set by the operation of an input device 20.例文帳に追加

本発明の実施例の時計装置１は、ナビゲーション装置を備えた車両に設けられており、ＧＰＳアンテナ１２から入力されるＧＰＳ情報信号の中から、ＧＰＳ受信機１４に備えられたデータ解析回路１６によりＧＰＳ時刻情報Ｂが抽出され、入力装置２０の操作によりオフセット値Ａが設定される。 - 特許庁

To provide a frame phase synchronizing circuit which generates a frame phase signal suppressing the phase fluctuation for a function block under the control of the frame phase synchronizing circuit when the phase fluctuation of a frame phase signal is incurred by redundant switching or the like of a reference clock or a reference frame phase signal redundantly configured within a communication device.例文帳に追加

通信装置内の冗長構成された基準クロックや基準フレーム位相信号の冗長の切り換え等によりフレーム位相信号の位相変動が発生した場合に、本フレーム位相同期回路の配下の機能ブロックに対して位相変動を抑えたフレーム位相信号を発生するフレーム位相同期回路を提供することを目的とする。 - 特許庁

A section TS packet data group is taken as a unit, and the packet supply rate is intermittently updated/corrected in accordance with a difference between its neighbor PCR (Program Clock Reference) value and a reproducing STC while interpreting packet discontinuous points by determining variation of the PTS value, whereby the excess or the insufficiency of packet supply are avoided.例文帳に追加

区間ＴＳパケットデータ群を単位とし、その近隣のＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）値と再生ＳＴＣの差分に従い、更に、ＰＴＳ値の変化分も判断することで、パケット不連続点も解釈しながら、パケット供給速度を断続的に更新・補正していき、パケット供給過不足を回避する。 - 特許庁

A switch circuit SW receives the first output signal and the second output signal and outputs as an output clock either of a first voltage and a second voltage corresponding to different logical states when logical states of the first output signal and the second output signal change from different states to the same state.例文帳に追加

スイッチ回路SWは、第１の出力信号および第２の出力信号が入力され、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力する。 - 特許庁

Existence of control mechanism of circadian rhythm that promotion of expression of RORα by the low oxygen state or the like promotes expression inducement of Bmal1 and the promotion of expression inducement of Bmal1 promotes bonding of Bmal1 with CLOCK and promotes expression inducement of Per gene or Cry gene, is much suggested thereby.例文帳に追加

このことは、低酸素状態などで、ＲＯＲαの発現が促進されると、Ｂｍａｌ１の発現誘導が促進され、Ｂｍａｌ１の発現誘導が促進されると、ＢＭＡＬ１とＣＬＯＣＫとの結合が促進され、Ｐｅｒ遺伝子又はＣｒｙ遺伝子の発現誘導が促進される、という概日リズムの調節メカニズムの存在を強く示唆する。 - 特許庁

A BFK12 synchronized with the SOF signal 10 is supplied to a PC side codec and the clocks by the number of bits of digital voice in terms of the clock frequency synchronously with it are supplied to the codec so as to supply a prescribed amount of the voice data stored in a memory 41 to the codec 4 independently of fluctuations in the SOF signal 10.例文帳に追加

ＰＣ側ＣＯＤＥＣには、ＳＯＦ信号１０に同期したＢＦＫ１２を供給するとともに、これに同期して前記クロック周波数で前記デジタル音声のビット数分だけクロック供給することで、メモリ４１に蓄えられた音声データをＳＯＦ信号１０の変動に関わらずＣＯＤＥＣ４に一定の音声データを供給する - 特許庁

In the standby state or sleep state of an ATA/ATAPI interface circuit, before a clock is inputted from a host with the input of a packet command as a trigger, a sequence signal for receiving a command packet is generated on the basis of contents to be written in an ATA/ATAPI register file and contents to be written in a local register file.例文帳に追加

ＡＴＡ／ＡＴＡＰＩインターフェース回路がスタンバイ状態又はスリープ状態であるときに、パケットコマンドの入力をトリガとしてホストからクロックが入力される前にＡＴＡ／ＡＴＡＰＩレジスタ・ファイルに書き込まれる内容とローカルレジスタ・ファイルに書き込まれる内容を基にコマンドパケット受信のためのシーケンス信号を発生する。 - 特許庁

In the first section, a clock signal is transmitted through the first bus, a first operation control signal is transmitted through the second bus, a second operation control signal is transmitted through a first data line of a plurality of data lines constituting the third bus, and a polarity control signal is transmitted through a second data line of the plurality of data lines.例文帳に追加

第１区間の間に、クロック信号は第１バスを通じて伝送され、第１動作制御信号は第２バスを通じて伝送され、第２動作制御信号は第３バスを構成する複数のデータラインのうち第１データラインを通じて伝送され、極性制御信号は複数のデータラインのうち第２データラインを通じて伝送される。 - 特許庁

An operation clock DCK of the signal generation part 27A generated by a digital function generator 28 is stepwise reduced at a prescribed rate as the zone number increases according to the zone number detected by the track/zone position detecting part 25A, and the time base of the laser output control signal and the laser deflection control signal are stepwise reduced.例文帳に追加

ディジタル関数発生器２８が発生する信号発生部２７Ａの動作クロックＤＣＫは、トラック／ゾーン位置検出部２５Ａで検出されたゾーン番号に応じて、ゾーン番号が大きくなるに従い、所定の割合で段階的に小さくされ、レーザ出力制御信号とレーザ偏向制御信号の時間軸が段階的に縮小される。 - 特許庁

To provide a means solving such a problem that the output voltage of a battery varies or the vibration generated by the irregularity of a motor is varied and enhancing reliability in an information apparatus by vibration used in a portable telephone, a data terminal or a clock and to freely set the magnitude or pattern of vibration.例文帳に追加

携帯電話機、情報端末、時計等に使用される振動による報知装置において、電池の出力電圧やモータのばらつきにより発生する振動がばらつくという問題を解決し、ばらつき、信頼性を向上させる手段を提供するとともに、自由に振動の大きさやパターンを設定できるようにしたものである。 - 特許庁

The life rhythm doll includes a power supply 2, a computer 3 containing a clock, a microphone 4 for recording sound, a recorded sound reproducing device 5 and a speaker 6, in which both palms are provided with operation switches 9 so that and the life rhythm for a day is directed by doll's conversation and accepted by the patient.例文帳に追加

人形の中に、電源２と、時計を内蔵したコンピュータ３と、音声録音用のマイクロフォン４と、録音再生装置５およびスピーカー６とを内蔵させ、両方の手のひらに操作スイッチ９を設け、人形の会話によって１日の生活のリズムが指示されることにより患者はそれを受け入れることができるようにした生活リズム人形。 - 特許庁

For example, configuration constituted of a data fetching part BF which fetches a data input signal Din by differential amplifier configuration when a clock signal CK is at an 'H' level and a latch part LT which latches a data output signal Dout from the BF when the CK is at the 'L' level is provided with a gain control part GCTL and common node control part CMNCTL.例文帳に追加

例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。 - 特許庁

The finite state machine (22) performs a state transition through a handshake with the asynchronous CPU (10) in an interface with the asynchronous CPU (10) to control the access cycle and, on the other hand, performs a state transition synchronously with a global clock that is provided from the synchronous bus (30) in an interface with the synchronous bus (30) to control the access cycle.例文帳に追加

有限ステートマシン（２２）は、非同期ＣＰＵ（１０）とのインターフェースにおいては非同期ＣＰＵ（１０）とのハンドシェイクを通じて状態遷移することによりアクセス・サイクルを制御する一方で、同期バス（３０）とのインターフェースにおいては同期バス（３０）から供給されるグローバル・クロックに同期して状態遷移を行うことによりアクセス・サイクルを制御する。 - 特許庁

For example, the transfer clock frequency is set to a smaller one by totally considering the cases, etc. where: the image is not converted in the vertical and longitudinal directions; image data are developed to the developed data and it is not required to generate printing data from this developed data; size of the image data is smaller; printing speed is slower; and buffer capacity is larger.例文帳に追加

例えば、画像の縦横変換がないときや画像データを展開データへ展開処理しこの展開データから印刷データを生成する必要がないとき、画像データのサイズがより小さいとき、印刷処理速度がより遅いとき、バッファの容量がより大きいときなどを総合的に考慮してより小さな転送クロック周波数に設定するのである。 - 特許庁

The failure inspection apparatus comprises a transmission part for sending the test patterns to the integrated circuit with a specified clock frequency, a voltage application part having a gain variable amplifier and applying inspection voltage to the integrated circuit, a control part for controlling the gain of the gain variable amplifier, and a receiving part for accepting the result processed by the integrated circuit according to the test patterns.例文帳に追加

故障検査装置は、一定のクロック周波数でテストパターンを集積回路に送る送信部と、利得可変増幅器を有し、集積回路に検査電圧を印加する電圧印加部と、利得可変増幅器の利得を制御する制御部と、テストパターンに基づいて集積回路で処理された結果を受け取る受信部とを備える。 - 特許庁

In an optical signal receiving device, a switching controller selects a monitoring part as a connecting destination, based on bit rate information a5 corresponding to a transmission system classification sent from a frequency detector 5, and sends the connection control signal for operating the switching unit so that the selected monitoring part is connected to a clock, a data reproducer 3 in a performance monitoring circuit 6.例文帳に追加

パフォーマンスモニタ回路６では、切換制御部が、周波数検出回路５から送られてきた伝送方式種別に対応したビットレート情報ａ5に基づいて、接続先としてのモニタ部を選択し、選択されたモニタ部が、クロック・データ再生回路３と接続されるように、切換部を動作させるための接続制御信号を送る。 - 特許庁

In a second transistor 7, a control electrode and an input-side diffusion layer are connected to a diffusion layer on the output side of the first transistor 3 and the second transistor 7 is put in a continuity state under control only when the pulse wave of a clock signal generated from the first transistor 3 is entered in the control electrode and the input-side diffusion layer.例文帳に追加

第２のトランジスタ７は、第１のトランジスタ３の出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、第１のトランジスタ３から出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御される。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

To suppress variation in a period length of a lighting period or a reading period due to frequency variation of spread spectrum clocking even when the lighting period or the reading period is set to a desired period length in an image reading device in which the lighting period or the reading period is set by using the clock number of spread spectrum clocking.例文帳に追加

スペクトラム拡散クロックのクロック数を用いて前記点灯期間または前記読取期間を設定する画像読取装置において、点灯期間または読取期間を所望の期間長とした場合であっても、スペクトラム拡散クロックの周波数の変動による前記点灯期間または前記読取期間の期間長の変動を抑制すること。 - 特許庁

An apparatus for developing synchronization of an intermediate layer of signal such as a transport or multiplex layer of a multilayered compressed video signal includes, at the encoding end of a system, a counter 23 responsive to a system clock 22 and a count value is embedded in the signal at the transport layer according to a prescribed schedule by a processing device 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

The time elapsing after passage of a reference mark 161 provided on a disc 160 rotating integrally with a polygon mirror is detected by a photointerrupter 151 before a laser beam is detected by a sensor 220 provided on the scanning unit manufacturing device 200 side is measured as the count of the number of pulses of reference clock and stored in a memory 180.例文帳に追加

例えば、ポリゴンミラーと一体的に回転する円板１６０上に設けられた基準マーク１６１の通過がフォトインタラプタ１５１により検出されてから、走査ユニット製造装置２００側に設けられた検出センサ２２０によりレーザビームが検出されるまでの時間を、基準クロックのパルス数のカウント値として計測し、メモリ１８０に格納する。 - 特許庁

The filter/processing apparatus 216 examines the smoothed error signal ERR_PTS, and adjusts the audio decompression apparatus 212, such that an audio frame is skipped or repeated, if rough synchronization control is required, or supplies a control signal to an audio time axis 215 to adjust audio processing clock signal frequency, if fine control is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal in a data transmission apparatus includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

First and second clock signals are formed, for performing blanking of an electron beam made incident on concentric tracks of the substrate on the surface of which the concentric tracks having a prescribed reference point as a center and equal pitches are regulated and which is moved along a spiral track corresponding to the concentric tracks relatively to the radiation position of the electron beam.例文帳に追加

表面に所定の基準点を中心とする等ピッチ同心円トラックが規定され、電子線の照射位置に対して前記同心円トラックに対応する螺旋トラックに沿って相対移動される基板の前記同心円トラック上に入射する電子線をブランキングさせるための、第１クロック信号及び第２クロック信号を形成する。 - 特許庁

A peak detector circuit 15 detects the peak voltage of an AC component of the data signal from the post amplifier 6a, and a variable bias generating circuit 16 generates a DC bias in accordance with the peak voltage while a CDR 11 inputs the AC component of the data signal, to which the DC bias from the bias resistor 10 is added, to reproduce the clock component and the data component.例文帳に追加

ピーク検出回路１５はポストアンプ６ａからのデータ信号の交流成分のピーク電圧を検出し、可変バイアス発生回路１６はピーク電圧に応じて直流バイアスを発生し、ＣＤＲ１１はバイアス抵抗１０からの直流バイアスが付加されたデータ信号の交流成分を入力し、クロック成分とデータ成分を再生する。 - 特許庁

To provide a frequency information generating circuit and a frequency information regenerating circuit which can shorten a recovery from the break of a CBR signal and the time of synchronism acquisition associated with the break of the CBR signal as to a frequency information generating circuit and a frequency information regenerating circuit for the transmission of a CBR signal asynchronous with the clock signal of an ATM network.例文帳に追加

ＡＴＭネットワークのクロック信号とは非同期なＣＢＲ信号を伝送する際の周波数情報生成回路及び周波数情報再生回路に関し、ＣＢＲ信号の断からの復帰やＣＢＲ信号の断に伴う同期引込み時間の短縮が可能な周波数情報生成回路及び周波数情報再生回路を提供する。 - 特許庁

A regeneration control circuit 20 sweeps voltage threshold level and the extracted clock phase one after the other with respect to the input signal, determines whether the levels of adjacent monitor points agree to automatically measure the least error occurrence recognizing point in an effective region of eye pattern, and takes this recognition point as the optimum point for executing the regeneration control.例文帳に追加

再生制御回路２０は、入力信号に対し、電圧しきい値レベルと、抽出したクロックの位相とを順次スイープさせ、隣り合うモニタポイントのレベルが一致するか否かの判定を行って、アイパターンの有効領域内での最もエラー発生の低い識別点を自動測定し、その識別点を最適点として再生制御を行う。 - 特許庁

On the other hand, upon the receipt of the data transmitted from the transmitter, the receiver acquires the received time by using its own internal clock whose time has already been matched and calculates a time difference between the received time and the transmission time represented by the time data attached to the received data to measure a delay in the downlink direction in the communication network.例文帳に追加

一方、受信装置は、送信装置から送信されたデータを受信した場合に、その受信時刻を上記時刻合わせ済みの内部時計を用いて取得するとともに、その受信時刻とそのデータに付加されている時刻データの表す送信時刻との時間差を算出して上記通信網における下り方向の遅延を計測する。 - 特許庁

A network data generating device in an NT side device 1 with a V.35 interface is provided to generate network data by sampling received data from TE side equipment 2, in which protection areas are set in the vicinity of conversion points, and if the conversion point falls in any protection area, a sampling clock phase is inverted.例文帳に追加

V.35インタフェースを有するＮＴ側装置１において、ＴＥ側装置２からの受信データをサンプリングにより生成する網データ生成装置において、ＴＥ側装置からの受信データのデータ変換点の前後に保護範囲を設定し、前記データ変換点が何れかの保護範囲に入った際には、サンプリングクロックの位相を反転させる。 - 特許庁

Moreover, the periodic execution section 65 carries out the processing set to the management information on the basis of time information from a clock section 66 to execute schedule control wherein the print processing is executed or stopped at a prescribed time so that the printed received facsimile document is not left behind within an unattended office so as to ensure the confidentiality.例文帳に追加

また、定期実行部６５において、時計部６６からの時刻通知に基づき管理情報に設定された処理を行って、所定の時間に印刷処理の実行、または印刷処理の停止をするスケジュール制御を行い、無人の事務所内に印刷された受信ファクシミリ文書が放置されることがなく、その秘匿性を確保することができる。 - 特許庁

The load characteristics data on a model test piece at each timing of rock compressing tests is stored in a storage means 2, is read by an address generator 3 which generates an address according to a clock from the function generator 1, and is inputted to an amplifier 13 for load as a signal corresponding to a load of a virtual test piece.例文帳に追加

記憶手段２には岩石圧縮試験の各タイミングにおけるモデル試験片の荷重特性データが格納されており、これを前記関数発生器１からのクロックに対応してアドレスを発生するアドレス発生器３により読み出して、仮想試験片の荷重に対応する信号として、荷重用増幅器１３に入力する。 - 特許庁

A crystal oscillator includes: a tuning fork crystal vibrator; an oscillation circuit including a temperature compensation circuit for continuously correcting an oscillation frequency change caused by the temperature of the vibrator, in a time domain; and a plurality of PLL (Phase-Locked Loop) circuit outputting a high frequency clock signal with the output of the oscillation circuit as source oscillation.例文帳に追加

本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。 - 特許庁

Capacitors CN are provided respectively between a supply line of vertical clock signals VCK and respective data lines ϕDN, so that constant potential precharge signals NRS are supplied to the lines ϕDN and the signals VCK are switched over between the supply completion time of the signals NRS and the supply starting time of analog image signals Vid.例文帳に追加

垂直クロック信号ＶＣＫの供給線と各データ線φＤｎとの間それぞれに容量Ｃｎを設け、各データ線φＤｎに定電位のプリチャージ信号ＮＲＳを供給しその供給終了時点からアナログ画像信号Ｖｉｄの供給開始までの間に垂直クロック信号ＶＣＫが切り替わるようにする。 - 特許庁

An AC signal supplied by the electromagnetic connection with an external device is rectified by a rectifying circuit, and the operating voltage of an internal circuit is formed in a power source circuit including a smoothing capacitor for smoothing it; and a pulse signal is formed by the AC signal, and its delay signal is supplied to the internal circuit as a clock signal to make it actuated.例文帳に追加

外部装置と電磁結合により供給された交流信号を整流回路で整流し、それを平滑する平滑コンデンサを含む電源回路で内部回路の動作電圧を形成し、上記交流信号によりパルス信号を形成し、その遅延信号をクロック信号として上記内部回路に供給して動作させる。 - 特許庁

The confidential information transmission device is provided with a PCR(program clock reference) generator 3 which generates a periodic PCR, a variable delay device 11 which modulates the period of the PCR in accordance with information to be concealed, and a transmission device which uses one stream to multiplex PCR packets into image data and transmits the PCR with the modulated period.例文帳に追加

秘匿情報伝送装置は、周期性を持つＰＣＲ（プログラムクロックリファレンス）を作成するＰＣＲ作成装置３と、秘匿されるべき情報に従って、ＰＣＲの周期を変調する可変遅延装置１１と、一つのストリームを使用しながらＰＣＲパケットを画像データに多重して、変調された周期でＰＣＲを送信する送信装置とを備える。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiple strata of a multi-layered compressed video signal includes a counter 23 responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 according to a predetermined schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

This semiconductor device is provided with a memory control part 10 capable of controlling the external memory 61 having a plurality of banks each of which can independently be controlled by synchronizing it with a clock, a plurality of buses 4, 24, 20 connected to the memory control part and a circuit module provided corresponding to each of the plurality of buses and capable of instructing memory access.例文帳に追加

半導体装置は、各々独立に制御可能な複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続された複数のバス４，２４，２０と、前記複数のバスの各々に対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁

Under a situation in which a data acquisition request signal is output from each video transfer controller 34, a PCI access controller 12 elongates the periods of a clock LcdClk, a horizontal synchronization signal LcdHsync, and a vertical synchronization signal LcdVsync which an LCD controller 21 supplies, for operation, to an LCD display part 22 to be longer than those in usual times.例文帳に追加

ＰＣＩアクセスコントローラ１２は、各ビデオ転送コントローラ３４からデータ取得要求信号が出力される状況下において、ＬＣＤコントローラ２１がＬＣＤ表示部２２に動作用に供給するクロックＬｃｄＣｌｋ、水平同期信号ＬｃｄＨｓｙｎｃ、及び垂直同期信号ＬｃｄＶｓｙｎｃの周期を共に通常時よりも長くさせる。 - 特許庁

The locking confirming support electronic device 1 is constituted of an electronic clock 10 having a time setting button 15, a function button 16, a liquid crystal display 17, a buzzer 18 and a confirming button 5 for confirming the locking confirming time, and a key case opening-closing sensor 4 assembled together.例文帳に追加

施錠確認支援用電子装置１は、保護蓋３ａがヒンジにより取付けられた専用のプラスチック製カード型ケース３に、時刻設定ボタン１５、機能ボタン１６、液晶表示器１７、ブザー１８、及び施錠確認時刻を確認するための確認ボタン５を有する電子時計１０と、キーケース開閉センサ４が組み付けられて構成されたものである。 - 特許庁

Thus, sufficient setup time and hold time are secured to an internal clock signal intCLK generated by DLL(Delay Locked Loop) regarding a latch operation inside the register without depending high/low of frequency and the number of mounted devices if the frequency is within the desired range and unless the permitted number of devices is exceeded.例文帳に追加

それにより、所望とする周波数範囲内であると共に許容されるデバイス数を超えない限り、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、ＤＬＬによって生成された内部クロック信号ｉｎｔＣＬＫに対して十分なセットアップタイム及びホールドタイムを確保することができる。 - 特許庁

A bitmap image is developed in an image storing section 10 by a CPU (not shown in the figure) and the developed bitmap image is transferred to a parallel-serial converter circuit 40 by a video DMA circuit 30 and is then converted to serial image data by an image basic clock generated by a PLL CLK Generator 30.例文帳に追加

図示されないＣＰＵ等により、画像格納部１０にビットマップイメージを展開し、展開されたビットマップイメージはＶｉｄｅｏＤＭＡ回路３０により、Ｐａｒａｌｌｅｌ−Ｓｅｒｉａｌ変換回路４０に転送され、ＰＬＬ ＣＬＫ Ｇｅｎｅｒａｔｏｒ２０によって生成された画像基本クロックにより、Ｓｅｒｉａｌ画像データに変換される。 - 特許庁

To provide mobile terminal equipment for extending a service area by increasing a communication distance or reducing communication dead zones by properly demodulating a reception signal in a reader/writer function while maintaining a clock signal to be used internally so as to be produced from a carrier of the reception signal in a non-contact IC card function.例文帳に追加

非接触ＩＣカード機能時においては内部で使用するクロック信号を受信信号の搬送波から生成できるように保ちつつ、リーダライタ機能時においては受信信号を正しく復調することができるようにし、通信距離を長くし、または、通信不感帯を削減して通信可能領域を広くすることができる携帯端末装置を提供する。 - 特許庁

A plurality of transmitter side optical transmitters 1031, 1032,..., 103N receive a clock signal 102 with the same frequency and the same phase and transmit optical signals 1141, 1142,...114N whose overhead arrangement positions are changed for each wavelength by respective variable delay sections 107 under the control of a phase control section 126 to a transmitter side WDM device 121.例文帳に追加

複数の送信側光伝送装置１０３_1、１０３_2、……１０３_Nは、同一周波数で同一位相のクロック信号１０２を入力し、位相制御部１２６の制御の下でそれぞれの可変遅延部１０７で波長ごとにオーバヘッドの配置位置を変えられた光信号１１４_1、１１４_2、……１１４_Nを送信側ＷＤＭ装置１２１に送出する。 - 特許庁