「clock」に関連した英語例文の一覧と使い方(505ページ目) - Weblio英語例文検索

Outputs of phase decision input circuits 28_2 and 30_2 having input outputs of phase decision registers 18_1 and 18_2 in synchronism with an exchanging clock are input to first and second memory read-on generating circuits 34_1 and 34_2 as the source signal generating means for memory read enable signals of first and second memories 26_1 and 26_2.例文帳に追加

位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。 - 特許庁

In an SiP which constitutes a processing system for portable telephone by mounting a microcomputer chip 2 flip-chip mounted on a main plane of a wiring substrate 5 and a memory chip 3 mounted on the rear side thereof in the same sealing body, pads CP1, CP2 for clock signal are arranged in both sides located mutually in the opposite side of the main plane of the microcomputer chip 2.例文帳に追加

配線基板５の主面上にフリップチップ実装されたマイコンチップ２と、その裏面上に搭載されたメモリチップ３とを同一封止体内に混載させて、携帯電話用の処理システムを構築したＳｉＰにおいて、マイコンチップ２の主面の互いに反対側に位置する両辺側に、クロック信号用のパッドＣＰ１，ＣＰ２を配置した。 - 特許庁

An apparatus for developing synchronization of a signal of an intermediate layer, such as the transport or multiplex layer of a multi-layered compressed video signal, includes, at the encoding end of a system, a counter 23 that is responsive to a system clock 22, and the counted value is embedded in the signal at the transport layer according to a predetermined schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

Further, in the best mode, supply of a clock to a data output circuit 40 is started after the number of clocks corresponding to cache latency set after receiving a read-command in a read-state after receiving a read- command, and after output of read-out data from a data output circuit 40 is started, stopped after the number of clocks corresponding to set burst length.例文帳に追加

更に、最良の形態においては、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態において、リードコマンドを受領してから、設定されたキャスレイテンシに対応するクロック数後に開始し、前記データ出力回路からの読み出しデータの出力が開始した後、設定されたバーストレングスに対応するクロック数後に停止する。 - 特許庁

In the data terminal equipment 10, a CPU 20 stores the information for the reception date of the received signal or the information of a time interval from a prescribed reference date in the SRAM 23, by referring to the time data of a clock circuit 22 and transmits the stored time information via the public telephone line 40 to the data colleting center device 30.例文帳に追加

データ端末装置１０において、ＣＰＵ２０は、クロック回路２２の計時データを参照して、受信された信号の受信日時情報又は所定の基準日時からの時間間隔情報をＳＲＡＭ２３に記憶し、記憶された時間情報を公衆電話回線４０を介してデータ収集センター装置３０に送信する。 - 特許庁

This charge pumping circuit, using a MOSFET in a charge transfer device, is configured so as to control a gate voltage to a fixed level by a divided voltage between a first resistor connected to a source-gate of a MOSFET for charge transfer and a second resistor connected to a drain-gate and to supply a clock pulse for on-off controlling the gate through a capacitance.例文帳に追加

電荷転送素子にＭＯＳＦＥＴを用いたチャージポンプ回路において、電荷転送用ＭＯＳＦＥＴのソース−ゲートに接続した第１の抵抗とドレイン−ゲートに接続した第２の抵抗との分圧電圧によりゲートの電圧を一定レベルに制御し、ゲートをオン・オフ制御するクロックパルスを容量を介して供給するような構成とした。 - 特許庁

Thus, even when a feedback signal to be negatively fed back to the input of the integrator IN1 from the digital/analog converter circuit DAC substantially is delayed by one clock, the signal is equivalently imparted to a post-stage, a delay device can be inserted to the negative feedback loop FB0 without the need for revising the algorithm and this configuration is incorporated into a practical circuit.例文帳に追加

これによって、本来、デジタル／アナログ変換回路ＤＡＣから積分器ＩＮ１の入力側に負帰還されるべきフィードバック信号が、１クロック遅延されていても、後段側に等価に与えられることになり、アルゴリズムを変更することなく、負帰還ループＦＢ０への遅延器の挿入が可能になり、実回路化を図ることができる。 - 特許庁

The PWM signal generating circuit optionally changes both a cycle and a logic "H" hour of the PWM signal to be outputted at 1/2 time intervals of a clock cycle to enhance the resolution of the PWM signal in a wide duty range, thereby carrying out the fine control of the output power in a wide output power range.例文帳に追加

ＰＷＭ信号生成回路は、出力するＰＷＭ信号の、周期と論理“Ｈ”時間の両方を、クロック周期の１／２の時間間隔で任意に変化させ、ＰＷＭ信号の分解能を広いデューティ範囲において向上し、広い出力電力範囲において出力電力を細かく制御した電源装置を提供する。 - 特許庁

When the present time, clocked by the clock circuit reaches the time stored in the memory 25, the receiving frequency of the receiving circuit 11 is set at the frequency stored in the memory 25 by channel-select signals, and the switch circuit 13 is controlled to supply audio signals outputted from the receiving circuit 11 to speakers 15L and 15R.例文帳に追加

時計回路２４の計時する現在時刻が、メモリ２５に記憶されている時刻になったとき、選局信号により、受信回路１１の受信周波数をメモリ２５に記憶されている周波数に設定するとともに、受信回路１１から出力されるオーディオ信号がスピーカ１５Ｌ、１５Ｒに供給される状態にスイッチ回路１３を制御する。 - 特許庁

Or the thin film transistor liquid crystal display device which uses the reset signal by shifting the phase of the gate driving pulses in the gate line direction according to the clock cycles while at least one or more 1-bit shift registers are integrated uses the reset signal of the shift register positioned at the final stage of the shift register array as an input signal for the driving pulses.例文帳に追加

あるいは、少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタ列の最後の段に位置したシフトレジスタのリセット信号を、駆動パルスの入力信号として使用する - 特許庁

A PCR clock error embedder 108 advances or delays a PCR value by a specified very short time according to electronic watermark information such that the PCR value shifts e.g. by 100 clocks to the positive or negative side from an exact PCR value when the electronic watermark information take 1 or 0, respectively, and then embeds the watermark information in the PCR value.例文帳に追加

ＰＣＲクロック誤差埋め込み器１０８は、正確なＰＣＲ値に対して、電子透かし情報が１の場合には＋側へ、例えば１００クロック、０の場合には−側へ１００クロックというように、ＰＣＲ値を電子透かし情報に応じて所定の微少時間分だけ早めるか又は遅らすことにより電子透かし情報をＰＣＲ値に埋め込む。 - 特許庁

The device further includes: a frequency reduction-peak detection unit 310 for sampling the edge enhancement signal generated by the contour component extraction unit per predetermined clock period and for output of the signal; and adders AM2, AM3 for adding the edge enhancement signal output from the frequency reduction unit to a color difference signal forming the input video signal.例文帳に追加

さらに、輪郭成分抽出部で生成された輪郭強調信号を所定のクロック周期毎にサンプリングして出力する周波数低減／ピーク検出部３１０と、周波数低減部から出力された輪郭強調信号を、入力映像信号を構成する色差信号に加算する加算器ＡＭ２，ＡＭ３とを備えた。 - 特許庁

A control circuit for A/D converters comprises a control portion 111 for generating CS signals and clock signals sent to the many A/D converters, first and second serial/parallel conversion portions 112 and 113 for converting serial data signals sent from the many A/D converters into parallel data signals, first and second data storage portion 114 and 115 for storing the parallel data.例文帳に追加

ADコンバータ制御回路は複数のADコンバータに対するＣＳ信号、クロック信号を生成するコントロール部１１１と複数のADコンバータからのシリアルデータ信号をパラレルに変換するシリアルパラレル１変換部１１２、シリアルパラレル２変換部１１３とパラレルデータを格納するデータ１格納部１１４とデータ２格納部１１５で構成される。 - 特許庁

With use of this specified pattern information, an output data generater 20 detects difference information between the data read out from the register 50 and the data read out at the last time, and speeds up a clock signal for writing generated from a frequency control circuit 11 in a section in which it is determined that the difference information is the same with each other.例文帳に追加

この特定したパターン情報を用いて、データ保持レジスタ５０から読み出されるデータについて、出力データ生成部２０において、直前に読み出されたデータとの差分情報を検出し、差分情報が同じであると判別した区間において、周波数制御回路１１において生成する書き込みのためのクロック信号を高速化する。 - 特許庁

Thereby the DFF 306 and the DFF 308 are operated in the rise and the fall of the double multiplication output 305 respectively to generate excellent each output signal 3010 and 3011 provided with the phase difference of 90° in the half frequency to the double multiplication output 305 by two clock division circuits 309 designed according to this structure.例文帳に追加

これにより、ＤＦＦ３０６は２逓倍出力３０５の立ち上がりで、またＤＦＦ３０８は２逓倍出力３０５の立ち下がりで動作し、この構成による２分周回路３０９により、２逓倍出力３０５に対し１／２の周波数で各々良好な９０°の位相差を持つ出力信号３０１０、３０１１が生成される。 - 特許庁

The printed board design device has a means which calculates an optimum interval between vias for each region of the printed board, based on each of the information including layout information on peripheral component arrangement and wiring, characteristic information on characteristics given to the components and the wiring, such as clock frequency, and information on a required noise suppression intensity, which are all used as input.例文帳に追加

プリント基板設計装置は、周囲の部品配置や配線のレイアウト情報、クロック周波数などの部品および配線に与えられた特性情報、要求されるノイズ抑制強度に関する情報を入力として用い、これらの各情報をもとに、プリント基板の領域ごとに適切なビア間隔を算出する手段を持つ。 - 特許庁

Assuming the 1/2 period of the Encd Clk signal is x second, one period of the clock signal is y second, and the number of nozzles in the recording head is n, image data required for ink ejection can be latched in the register circuit or transferred to the recording head within 1/2 period of the Encd Clk signal by setting a relation of x≥n×y.例文帳に追加

Ｅｎｃｄ Ｃｌｋ信号の１／２周期をｘ秒、クロック信号の１周期をｙ秒、記録ヘッドのノズル数をｎとすると、ｘ≧ｎ×ｙと設定することによって、Ｅｎｃｄ Ｃｌｋ信号の１／２周期内で、インク吐出に必要な画像データをレジスタ回路にラッチ、或いは記録ヘッドに転送することができる。 - 特許庁

An AV amplifier (signal processing device) 100 includes a DSP 1 that performs predetermined processing on a digital audio signal inputted thereto, a D/C converter 2 that converts the digital audio signal into an analog audio signal, and a controller 4 that sets a clock frequency of the DSP 1 according to a predetermined sampling frequency at the time of turn-on.例文帳に追加

ＡＶアンプ（信号処理装置）１００は、入力されたデジタル音声信号に対して所定の処理を施すＤＳＰ１と、デジタル音声信号をアナログ音声信号に変換するＤ／Ａ変換部２と、電源投入時にＤＳＰ１のクロック周波数を所定のサンプリング周波数に応じた設定にする制御部４とを備えている。 - 特許庁

In the flip-flop circuit having a master circuit 1 and a slave circuit 2, only the master circuit 1 is provided with a transistor TNR for reset and has a function for stopping a clock signal CK1 during a period for resetting or setting, and the driving ability of the transistor TNR is higher than that of a transistor TP3 provided for holding the data of the master circuit 1.例文帳に追加

マスター回路１、スレーブ回路２を有するフリップフロップ回路において、マスター回路１にのみリセット用のトランジスターＴＮＲを設け、リセット又はセットをかける期間はクロック信号ＣＫ１を停止する機能を有し、トランジスターＴＮＲは、マスター回路１のデータを保持するために設けられたトランジスターＴＰ３の駆動能力より大きい。 - 特許庁

The DLL circuit 100 has a first mode for controlling a phase of the internal clock in a precise manner and a second mode for operating with low power consumption, is operated in the first mode when the data input/output circuit 80 does not perform an ODT operation, and is operated in the second mode when the data input/output circuit 80 performs the ODT operation.例文帳に追加

ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。 - 特許庁

Pieces of the communication equipment 5, 6 and the monitoring device 4 access the WWW server 14 on the Internet 13 by using the TCP/IP communication functions, acquire the Japan Standard Time 16 from homepage information of the WWW server 14 and adjust the time of the built-in clock (The acquired Japan Standard Time 16 is set as the current time).例文帳に追加

通信装置５および６並びに監視装置４は、このＴＣＰ／ＩＰ通信機能を利用し、インターネット１３上のＷＷＷサーバ１４にアクセスし、このＷＷＷサーバ１４のホームページ情報から日本標準時１６を取得し、内蔵されている時計の時刻を合わせる（取得した日本標準時１６を現時刻として設定する）。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiplex layer of a multi-layered compressed video signal includes a counter 23 capable of responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 in accordance with a prescribed schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

A data transmitter that transmits digital data and is provided with the compression processing unit and the modulator receives a clock according to a transmission rate specified by the setting mode of the modulator to discriminate the transmission rate and calculates and sets an optimum compression data rate and a compression mode at the compression processing unit on the basis of the transmission rate.例文帳に追加

デジタルデータを伝送する圧縮処理装置と変調装置を有するデータ伝送装置において、変調装置の設定モードで規定される伝送レートに従ったクロックを入力として伝送レートを判定し、当該伝送レートに基づき圧縮処理装置における最適な圧縮データレートと圧縮モードを算出し、設定するものである。 - 特許庁

In an AM modulation system in which all of the functions of an A/D conversion 2, a multiplication 43, a D/A conversion 5, and a clock signal generation 3 are digitalized, a digitalized AM modulation system 10 uses a contrast table 44 between sampling points and carrier amplitude values for a single period of a carrier instead of a carrier oscillator.例文帳に追加

上記の課題は、Ａ／Ｄ変換２、乗算４３、Ｄ／Ａ変換５及びクロック信号生成３の全ての機能をディジタル化してなるＡＭ変調方式であって、搬送波発振器に代えて、搬送波の１周期に亘る各サンプリング点と搬送波振幅値の対比テーブル４４を用いるディジタル化ＡＭ変調方式１０により解決することができる。 - 特許庁

A resistance value of a resistance component of the secondary power source SS is set so that voltage more than minimum driving voltage of a timepiece driving circuit 200 may be impressed on the clock driving circuit 200 by the power generator 100 by voltage drop of the secondary power source SS due to charging current when the power generator 100 outputs power generation current above a prescribed value.例文帳に追加

発電機１００が所定値以上の発電電流を出力したときの充電電流による二次電源ＳＳの電圧降下により、時計駆動回路２００の最低駆動電圧以上の電圧が発電機１００によって時計駆動回路２００に印加されるように二次電源ＳＳの抵抗成分の抵抗値が設定される。 - 特許庁

A control part 3, a clock part 31 and a time comparison part 35 judge whether the present time at which the signals are reproduced is within the time band indicated by the time band information, and when the time at which reproduction start is requested is within the time band, automatically change a reproducing signal processing part to the output state based on the setting information.例文帳に追加

制御部３、時計部３１、時間比較部３５は、信号再生するときの現在時刻が、前記時間帯情報により示されている時間帯内であるか否かを判定し、再生開始要求された時刻が前記時間帯内であれば前記設定情報に基づく出力状態に再生信号処理部を自動的に変更する。 - 特許庁

Since the data each change in a period from the arrival of CNT1B to the arrival of CNT2B, in the period, a signal TIME to suppress data capture is generated, and from the logical product of the signal TIME and ClockC, a capture clock ClockCi whose leading edge is shifted away from the period is generated.例文帳に追加

ＣＮＴ１Ｂの到着後からＣＮＴ２Ｂの到着までの期間における各データは変化しているので、この期間内ではデータ取込を抑制する信号ＴＩＭＥを生成し、信号ＴＩＭＥとＣｌｏｃｋＣとの論理積を取って立ち上がりエッジを上記期間を避けた位置に移動した取込クロックＣｌｏｃｋＣｉを生成する。 - 特許庁

Since the constant current transistor consisting of two MOS transistors connected parallelly each other the gate of which have a voltage level supplying the constant current and a voltage level keeping accumulation condition below the gate at the respective gates and the rectangular-wave voltage of mutually reversed phases are applied, respectively, the clock frequency of rectangular-wave voltage becomes higher than the cutoff frequency of the filter circuit.例文帳に追加

定電流トランジスタが、並列に接続された２つのＭＯＳトランジスタからなり、そのゲートに、定電流を供給する電圧レベルとゲート下が蓄積状態となる電圧レベルとを有し、互いに位相が逆転した矩形波電圧がそれぞれ印加され、矩形波電圧のクロック周波数が、フィルタ回路のカットオフ周波数より高い。 - 特許庁

When the receiver is turned on, a control part 6 acquires time information from a clock 13 reads a retrieval genre corresponding to the time slot acquired by referring to the memory 12, retrieves channel belonging to the genre read from the memory 12 and makes the channel to be received by controlling the front end 2, a baseband processing part 3 and a data separating part 4.例文帳に追加

受信装置の電源がオンされたら、制御部６は時計１３から時刻情報を取得し、メモリ１２を参照して取得した時刻の時間帯に対応する検索ジャンルを読みだし、フロントエンド２、ベースバンド処理部３、データ分離部４を制御してメモリ１２から読み出したジャンルに属するチャネルを検索して受信させる。 - 特許庁

A detected wobble waveform 175 intersects time points 1761, 1762,..., 176n ascendingly in relation to a base axis, synchronizing signals D1, D2,..., Dn are generated at the points 1761, 1762,..., 176n, and hence synchronizing signals for playback signals can be generated, without forming special wobbles different from those for forming fine clock marks for generating the synchronizing signals in the tracks.例文帳に追加

検出したウォブル波形１７５が基軸との関係において下から上に交差する各時点１７６１、１７６２、・・・１７６ｎで同期信号Ｄ１、Ｄ２、・・・Ｄｎを発生するので、同期信号を生成するファインクロックマークをトラックに形成するウォブルとは異なる特別のウォブルで形成しなくても再生信号の同期信号を生成することができる。 - 特許庁

In the predistortion device where a section for imparting a predistortion is constituted of an analog circuit, difference between a delay time T1 of a transmission signal path and a delay time T2 of a control signal path for controlling a distortion occurring at the predistortion section is corrected with the time resolution on an operating clock by variable delay means 17 and 20.例文帳に追加

予歪を与えるプリディスト−ション部がアナログ回路で構成されたプリディスト−ション装置において、送信信号経路の遅延時間Ｔ１と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間Ｔ２との差を、可変遅延手段１７、２０により動作クロック上の時間分解能で補正する。 - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

The semiconductor memory device that operates in synchronization with the system clock given from the outside, outputs a data strobe signal from a data strobe terminal at the execution of a read command, and outputs read data in synchronization with the data strobe signal is provided with a read preamble register that specifies the length of a read preamble outputted prior to an output of the read data.例文帳に追加

外部から与えられたシステムクロックに同期して動作し、リードコマンド実行時にデータストローブ信号をデータストローブ端子から出力すると共に、データストローブ信号に同期してリードデータを出力する半導体記憶装置であって、リードデータの出力に先立って出力するリードプリアンブルの長さを指定するリードプリアンブルレジスタを備える。 - 特許庁

This semiconductor device 1 having a testing circuit 2 operating at a high speed, internally stores a high speed pattern generating circuit 3 for coverting a low speed test pattern of a reference clock, an input signal and an output expected value signal inputted from the low speed LSI tester into a test pattern of a speed adapted to the testing circuit 2 operating at a high speed.例文帳に追加

高速動作する試験回路２を有する半導体装置１において、低速ＬＳＩテスター１２から入力する基準クロック，入力信号及び出力期待値信号の低速テストパターンを、高速動作する試験回路２に適応する速度のテストパターンに変換するための高速パターン発生回路３を内蔵したものである。 - 特許庁

The semiconductor device includes a noise elimination circuit that has a first holding circuit 20 and a second holding circuit 22 for holding values of an input signal IN at a plurality of different timings in synchronization with timings of rise and fall of an internal clock signal ICL generated in the semiconductor device, and that remove a noise of the input signal IN in accordance with the held values.例文帳に追加

半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。 - 特許庁

According to this wafer 1, a reference clock applied at the same timing as that at an inspecting time in a wafer level burn-in can be inputted at different timing at each group of the chips 2 via the delay circuit 11, and a peak of the current flowing to each chip 2 is dispersed to enable reduction in instantaneous current in the wafer 1.例文帳に追加

この半導体ウェーハ１によれば、ウェーハレベルバーインでの検査時に同一タイミングで印加される基準クロックを、電気信号遅延回路１１を介して、チップ２のク゛ルーフ゜ごとに異なるタイミングで入力することが可能であり、各チップ２に流れる電流のピークを分散させて、半導体ウェーハ１における瞬時電流を低減できる。 - 特許庁

A repeater 150 receives internal clocks CLK_-PF, CLK_-NF (the following: internal clock) provided from a DLL circuit 100 in spite of data read-out operation, and outputs DLL clocks CLK_-P, CLK_-N (the following: DLLclock) to a data output circuit 200 and a data strobe signal output circuit 300 in accordance with an internal signal DLLENCLK.例文帳に追加

リピータ１５０は、データ読出動作に拘わらずＤＬＬ回路１００から配信される内部クロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦ（以下、単に内部クロック）を受け、内部信号ＤＬＬＥＮＣＬＫに応じて、データ読出動作時のみデータ出力回路２００およびデータストローブ信号出力回路３００にＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎ（以下、単にＤＬＬクロック）を出力する。 - 特許庁

An automatic signal generator 30 repeatedly counts from an initial value to an end value with a specified clock, and supplies the illumination start signal to the driving current control unit 20 when the count value reaches a specified illumination start value, or the extinction start signal to the control unit 20 when the count value reaches a specified extinction start value.例文帳に追加

自動信号発生部３０は、初期値から終了値まで所定のクロックで繰り返しカウントし、得られたカウント値が所定の点灯開始値と一致したときに点灯開始信号を駆動電流制御部２０に供給し、カウント値が所定の消灯開始値と一致したときに消灯開始信号を駆動電流制御部２０に供給する。 - 特許庁

The phase deviation of the reproducing clock PCLK generated in a PLL circuit 108 according to a mark signal (TPP) on a disk 1 is steeply corrected according to a phase deviation amount ERR based on a training pattern of a frame start position, and is finely corrected according to the phase deviation amount ERR based on a pre-code of a start position of each segment.例文帳に追加

ディスク１上のマーク信号（ＴＰＰ）に応じてＰＬＬ回路１０８にて生成された再生クロックＰＣＬＫの位相ずれは、フレーム開始位置のトレーニングパターンに基づく位相ずれ量ＥＲＲに応じて急峻に補正され、且つ、各セグメントの開始位置のプリコードに基づく位相ずれ量ＥＲＲに応じて微細に補正される。 - 特許庁

The simulation processing part performs the count processing of a count value based on a gradation clock, and inputs the data of a PWM data signal from the display driver model to a display panel model, and specifies the changing point of the PWM data signal, and acquires the count value corresponding to the specified changing point, and obtains the gradation data of the PWM data signal based on the acquired count value.例文帳に追加

シミュレーション処理部は、階調クロックに基づきカウント値のカウント処理を行い、表示ドライバモデルからのＰＷＭデータ信号のデータを表示パネルモデルに入力し、ＰＷＭデータ信号の変化点を特定し、特定された変化点に対応するカウント値を取得し、取得されたカウント値に基づいて、ＰＷＭデータ信号の階調データを求める。 - 特許庁

Specifications of the operating voltages in individual integrated circuits 2, 20, 32, 44 and 48 are performed by operating the integrated circuits 2, 20, 32, 44 and 48 at a plurality of required clock frequencies and determining the minimum supply voltage VDD_min for generating the result of a success to a series of impressed test vectors in each of the frequencies.例文帳に追加

個体集積回路２、２０、３２、４４、４８における動作電圧の特定は、それらの集積回路２、２０、３２、４４、４８を、複数の所要クロック周波数において動作させ、かつ、それらの周波数のそれぞれにおいて、一連の印加されたテスト・ベクトルに対し合格の結果を生じる最小供給電圧Ｖｄｄ_minを決定することにより行われる。 - 特許庁

A clock synchronization serial circuit 5 outputs mask data by as much as the number of times set in a mask register 19 in place of a part of the control data within one control period, thereby stopping the display in a LED display element 6 in this period and controlling gray scale lighting of the LED display element 6 arranged with a plurality of LED elements 26 in a matrix form.例文帳に追加

クロック同期シリアル回路５は、１制御周期内において、マスクレジスタ１９に設定された回数だけマスクデータを制御データの一部に代えて出力することで、当該期間はＬＥＤ表示部６における表示を停止させ、複数のＬＥＤ素子２６をマトリクス状に配置してなるＬＥＤ表示部６を階調点灯制御する。 - 特許庁

An apparatus for developing the synchronization of an intermediate layer of a signal such as a transport layer or a multiplex layer of a multi-layered compressed video signal includes, at the encoding end of the system, a counter 23 which is responsive to a system clock 22, and a count value is embedded in the signal at the transport layer following a prescribed schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁