「clock」に関連した英語例文の一覧と使い方(496ページ目) - Weblio英語例文検索

The number of horizontal lines is increased by giving a clock whose horizontal period is shorter than that of a regular format to the CCD 11 and the 1st selector 13 so as to increase a horizontal blank period and the increased number of horizontal lines is assigned to the vertical blank period so as to drive the vertical transfer with a drive pulse with a lower frequency.例文帳に追加

ＣＣＤ１１および第１のセレクタ１３に対して水平期間が正規フォーマットよりも短いクロックを与えることにより、水平ブランク期間を削減することで水平ラインを増加させ、増加した水平ラインを垂直ブランク期間に割り当て、垂直転送をより低周波の駆動パルスで駆動する。 - 特許庁

An MCU 2 has bus control line output terminals 16 and 17, horizontal drive pulse input terminal 18, a vertical drive pulse input terminal 19, OSD signal output terminals 20 to 23, a reset pulse input terminal 24, a power source voltage output terminal 29, and a clock input terminal 31 concentrically provided at the same side.例文帳に追加

また、ＭＣＵ２が有するバス制御線出力端子１６，１７、水平ドライブ用パルス入力端子１８、垂直ドライブ用パルス入力端子１９、ＯＳＤ信号出力端子２０〜２３、リセットパルス入力端子２４、電源電圧出力端子２９、クロック入力端子３１を、同一の辺に集約して設ける。 - 特許庁

When a signature request, designating a signature object data 1a is inputted, a time detecting means 2c determines whether the in-module time indicated by an internal clock is time after that indicated by the time information attached for generation of a digital signature to the latest signed file 1b.例文帳に追加

署名対象データ１ａを指定した署名要求が入力されると、時刻検証手段２ｃにより、内部時計で示されるモジュール内時刻が、最新の署名済ファイル１ｂに対して電子署名作成時に付与された時刻情報で示される時刻よりも後の時刻であるか否かを判断する。 - 特許庁

An image processing device has a clock thinning control block 10 for optimizing a bandwidth request for access requests to a memory by distributing the frequency of access requests within a specified period according to the size of image data to be processed by the access requests and processing time allowable to complete the processing.例文帳に追加

本発明の画像処理装置は、アクセス要求処理を行なう画像データのサイズ及びその処理の完了に許容される処理時間により、アクセス要求の頻度を規定の期間内に分散させることにより、メモリへのアクセス要求におけるバンド幅要求を最適化するクロック間引き制御ブロック１０を設けたものである。 - 特許庁

To provide an optical disk unit which enables OPC(optimum power calibration) processing on a jitter amount criterion using a smaller area than heretofore, a method for generating a clock of the optical disk unit and a method for setting light quantity of the optical disk unit.例文帳に追加

本発明は、光ディスク装置及び光ディスク装置の制御方法に関し、例えばＤＶＤ＋ＲＷ、ＤＶＤ＋Ｒ、ＤＶＤ−Ｒ／ＲＷ等の光ディスク装置に適用して、例えばＯＰＣ処理において、従来に比して少ない領域を使用してジッタ量による判断基準により処理することができるようにする。 - 特許庁

In a column-signal processing unit 22_-1, the period of a counter clock for counter processing is set to such an extent that conversion errors due to predetermines cause are less likely to occur in a count result by a counter and count processing is performed, thereby acquiring high-order bit data (D1) in digital data, corresponding to a signal to be processed.例文帳に追加

カラム信号処理部２２＿１において、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行なうことで、処理対象信号に対応するデジタルデータにおける上位のビットデータ（Ｄ１）を取得する。 - 特許庁

The rotational phase detection apparatus 4 comprises: a noise canceller 6f for shifting the phase of Z-phase signals by clock signals and canceling noise contained in the Z-phase signals; a Z-band generator 7f for removing noise which has intruded into an inhibition section except in the vicinity of the phase of generated Z-phase signals; and a Z-phase monitor 9f.例文帳に追加

回転位相検出装置４は、Ｚ相信号をクロック信号により位相シフトしＺ相信号に含まれるノイズをキャンセルするノイズキャンセラー６ｆと、Ｚ相信号の発生位相近傍以外の禁止区間で侵入するノイズを除去するＺバンド発生器７ｆ及びＺ相監視器９ｆを有する。 - 特許庁

When a PINT_-USBN signal entered into an interface 10 when a printer is connected to a personal computer is synchronized, and is entered into a PINT_-COUNTER 3a as a sync_-PINT signal, the PINT_-COUNTER 3a starts counting a clock, and an interrupting signal is entered into a CPU 20 when the count value reaches a connection recognition value.例文帳に追加

パーソナルコンピュータにプリンタが接続された時にインタフェース１０に入力されるＰＩＮＴ＿ＵＳＢＮ信号が同期化され、ｓｙｎｃ＿ＰＩＮＴ信号としてＰＩＮＴ＿ＣＯＵＮＴＥＲ３ａに入力されると、ＰＩＮＴ＿ＣＯＵＮＴＥＲ３ａがクロックのカウントを開始し、そのカウント値が接続認識値に達すると、割り込み信号がＣＰＵ２０に入力される。 - 特許庁

The analogue electronic clock comprises a rotor 14, a 4th wheel 142 which is rotated after sped down based on the rotation of the rotor 134, a 2th wheel 150 which is rotated after sped down based on the rotation of the 4th wheel 142, and an hour wheel 156 which is rotated after sped down based on the rotation of the 2th wheel 150.例文帳に追加

本発明のアナログ電子時計は、ロータ１３４と、ロータ１３４の回転に基づいて減速されて回転する四番車１４２と、四番車１４２の回転に基づいて減速されて回転する二番車１５０と、二番車１５０の回転に基づいて減速されて回転する時車１５６とを備える。 - 特許庁

The frequency of the superposed high frequency current is set so that f1>f2×N (N=1, 2, 3, etc.), when the frequency is f1 and the pixel clock is f2, and the frequency f1 of the high frequency current is set greater than the frequency f3 at which the gain of the intensity modulation of the semiconductor laser 1 becomes 0 dB.例文帳に追加

この時、重畳する高周波電流の周波数をｆ１、画素クロックの周波数をｆ２とすると、ｆ１＞ｆ２×Ｎ（Ｎ＝１、２、３、・・・）に設定すると共に、半導体レーザ１の強度変調のゲインが０ｄＢとなる周波数ｆ３よりも高周波電流の周波数ｆ１を大きく設定する。 - 特許庁

The time authentication agency 30 searches data 32 comprising a processing object data part 32a and an attached information part 32b to check whether or not the data 32 are within a reference value, compares the data 32 with the data 12 stored in the time distribution agency 10 so as to apply monitor control to the time of an internal clock of the information controller 50.例文帳に追加

時刻認証機関３０は処理対象データ部３２ａと付帯情報部３２ｂからなるデータ３２を、検索してデータ３２が基準値内に収まっているか否かを調べると共に、時刻配信機関１０に保存されたデータ１２と比較して、情報制御装置１０の内部時計の時刻を監視制御する。 - 特許庁

An output clock signal 304 outputted from a frequency synchronizing section 300 is sent to Alice 100 via a classic channel 403 in an optical fiber transmission line 400, simultaneously returned from a returning section 500 and sent again to Bob 200 via the classic channel 402 in the optical fiber transmission line 400.例文帳に追加

周波数同期部３００から出力される出力クロック信号３０４は光ファイバ伝送路４００中の古典チャネル４０２を介してアリス１００へ送られると同時に、折り返し部５００から折り返されて再び光ファイバ伝送路４００中の古典チャネル４０２を介してボブ２００に送られる。 - 特許庁

To contribute to transfer rate improvement and reliability improvement of a device by providing a circuit a circuit for satisfying high stability and fast pulling even when signal quality is bad and further mounting the circuit on an information recording and reproducing device about a PLL circuit for extracting a synchronous clock from a wobble detection signal.例文帳に追加

ウォブル検出信号から同期クロックを抽出するＰＬＬ回路に関して、信号品質が悪い場合でも高安定性と高速引込みを満足する回路を提供し、さらには、情報記録再生装置に搭載することによって装置の転送レート向上と信頼性向上に貢献する。 - 特許庁

To absorb a variation in effective gain detected from equalization data by an effective gain having characteristics reverse to those of the detected effective gain in a PLL arranged such that a phase is detected using the equalization data from an equalizer and a sampling clock signal is controlled based on the detected phase information.例文帳に追加

等化器からの等化データを用いて位相を検出し、この検出した位相情報に基づいてサンプリングクロック信号を制御する構成のＰＬＬにおいて、等化データから実効ゲインを検出し、その検出した実効ゲインと逆特性の逆特性実効ゲインで実行ゲインの変動を吸収する。 - 特許庁

To provide an interface control circuit capable of efficiently accepting the processing request signals of plural blocks to be synchronously operated according to clock signals at respectively different frequencies, to accelerate the processing speed of an emulation unit or the like built in a microcontroller or the like and to shorten the required time of emulation using this unit.例文帳に追加

それぞれ異なる周波数のクロック信号に従って同期動作する複数のブロックの処理要求信号を効率良く受理しうるインタフェース制御回路を実現し、マイクロコントローラ等に内蔵されるエミュレーションユニット等の処理速度を高め、これを用いたエミュレーションの所要時間を短縮する。 - 特許庁

A data transfer transmission/reception part 14 on a reception side reads the image data from the memory part 12 according to the timing in which data are read from the memory part 12 by the data transfer information signal transmitted from the data transfer transmission/reception part 13, makes them synchronized with the clock signal from the transmitter 11 and transmits them to the data transfer cable.例文帳に追加

受信側のデータ転送送受信部１４は、データ転送送受信部１３から送信されるデータ転送情報信号によるメモリ部１２からデータを読み出すタイミングに従い、メモリ部１２から画像データを読み出し、発信機１１からのクロック信号に同期させてＢ機に接続するデータ転送ケーブルに送信する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

A 47h-code pulse is obtained by detecting, through a 47h-code detector 4, a 47h-code of each TS packet in a parallel converted DVB-ASI signal, supplied to a phase comparator 13 of a PLL circuit via an adaptive phase alternation circuit 5, and phase-compared with a phase reference clock F1 from a frequency divider 8.例文帳に追加

パラレル変換されたＤＶＢ−ＡＳＩ信号の各ＴＳパケットの４７ｈコードが、４７コード検出器４により、検出された４７ｈコードパルスＥが得られ、適応型位相代替回路５を介してＰＬＬ回路の位相比較器１３に供給され、分周器８からの位相基準クロックＦ１と位相比較される。 - 特許庁

The clock control means 52 determines whether the DMA transfer is being executed, controls the operating frequency to the operating frequency determined based on the idle ratio if the DMA transfer not in execution is determined, and controls the operating frequency to a predetermined frequency if the DMA transfer in execution is determined.例文帳に追加

クロック制御手段５２は、ＤＭＡ転送実行中であるか否かを判定し、ＤＭＡ転送実行中ではないと判定した場合には、動作周波数をアイドル率に基づき決定された動作周波数に制御し、ＤＭＡ転送実行中であると判定した場合には、動作周波数を所定の周波数に制御する。 - 特許庁

A plurality of pulse-outputting circuits constituted of the first thin-film transistor 11 to the eleventh transistor are constituted and are operated, on the basis of a plurality of clock signals which control the respective transistors, preceding stage signals inputted form the pulse-outputting circuits of preceding stage, following the stage signals inputted from the pulse-outputting circuits of following stage and resetting signals.例文帳に追加

第１薄膜トランジスタ乃至第１１トランジスタで構成される複数のパルス出力回路を構成し、各トランジスタを制御する複数のクロック信号、前段のパルス出力回路より入力される前段信号、後段のパルス出力回路より入力される後段信号、及びリセット信号に基づいて動作させる。 - 特許庁

Actually, under the clock signal ϕ2, input-side switches S1-0 to S1-2^n-1 of divided electrostatic capacitors Csd0-Csd2^n-1 are changed over to either a high voltage reference voltage VT1 or a low voltage reference voltage VB1, thereby regulating the amount of charges to be transferred to the electrostatic capacitor Cs0.例文帳に追加

実際には、クロック信号φ２の時に分割された静電容量素子Ｃｓｄ０〜Ｃｓｄ２^n −１の入力側のスイッチＳ１−０〜Ｓ１−２^n −１を高電圧参照電圧ＶＴ１、または低電圧参照電圧ＶＢ１のいずれかに切り替えることで、静電容量素子Ｃｓ０への電荷転送量を調整している。 - 特許庁

To provide a life clock, concerning life administration of living, while recognizing the whole picture of a self goal age to live and the time allowed left-behind life every day, verifying to adjust circumstances the self occupies via his present position of life, to exclude a life of letting it take its own course.例文帳に追加

本発明は、なりゆき人生を排除するために、自己の生存目標年齢や残された人生の持ち時間の全容を日々に認識し、自分がいま人生のどの位置にどのような状況にあるかを常に検証・調整しながら歩むための、人生管理に関する人生時計を提供する。 - 特許庁

This drive is equipped with a frame memory 1 for storing address data, a read control part 3 for reading the address data from the frame memory 1 based on the clock A, a serializer 7 for transferring the address data read by the read control part 3, and a drive part 100B for driving a plasma display panel 30 based on the address data transferred by the serializer 7.例文帳に追加

アドレスデータを記憶するフレームメモリ１と、クロックＡに基づいてフレームメモリ１からアドレスデータを読み出す読出制御部３と、読出制御部３により読み出されたアドレスデータを転送するシリアライザ７と、シリアライザ７により転送されたアドレスデータに基づいてプラズマディスプレイパネル３０を駆動する駆動部１００Ｂとを備える。 - 特許庁

A display control circuit 200 has an operational state checking part 24 for determining the operational state of the driver based on a start pulse signal SP, a clock signal CK, and a signal OUT output from an output terminal of a shift register in the driver, and a reset signal output part 27 for providing a reset input to the driver.例文帳に追加

表示制御回路２００に、スタートパルス信号ＳＰおよびクロック信号ＣＫとドライバ内のシフトレジスタの出力端から出力される信号ＯＵＴとに基づいてドライバの動作状態を判定する動作状態検査部２４と、ドライバにリセット入力を与えるためのリセット信号出力部２７とを備える。 - 特許庁

In an RTL (Register Transfer Level) logic circuit of a debug function part of an LSI, a dummy module 31 defined as a false path is inserted to designate the false path which does not require to adjust data delay time among paths between an FF (flip-flop) and an external output terminal 30 and between FFs having the same clock source.例文帳に追加

ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。 - 特許庁

When the client terminal 3 connected through the Internet 4 makes a request to distribute the application, a server 2 sets real-time clock information on the side of the server 2 when the request to distribute the application is received as an update time parameter of a JAM file and sends it prior to the transmission of a JAR file as an execution file.例文帳に追加

サーバ２はインターネット４を介して接続されたクライアント端末３からアプリケーションの配信が要求されると、アプリケーションの配信要求を受けたときのサーバ２側のリアルタイムクロック情報をＪＡＭファイルの更新日時パラメータに設定し、実行ファイルであるＪＡＲファイルの送信に先立って送信する。 - 特許庁

Even if the main oscillating circuit 120 having a different frequency is externally installed, the writing of data to the flash memory 100 is performed by the clock signal of the fixed frequency of the fixed oscillating circuit 130, whereby surplus voltage by the write disturb time error in data writing is minimized so as to hardly cause the holding omission of data.例文帳に追加

周波数が異なるメイン発振回路１２０が外付けされる場合でも固定発振回路１３０の固定した周波数のクロック信号でフラッシュメモリ１００へのデータ書き込みを行うことで、データ書き込み時におけるライトディスターブ時間の誤差による余剰電圧を少なくし、データ保持抜けをし難くする。 - 特許庁

Since such an image processing clock generating means 12 and a control/modulation means 14 for semiconductor lasers LD1, LD2 are incorporated in one IC circuit 1, parts for interfacing an electrical system and an optical system can be collected on the periphery of a write optical part resulting in a small and inexpensive imaging system advantageous for taking measures against EMI.例文帳に追加

このような画像処理クロック生成手段１２と半導体レーザＬＤ１，ＬＤ２に対する制御・変調手段１４とを１つのＩＣ回路１内に有するので、書込光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめられ、小型・低廉でＥＭＩ対策上も有利となる。 - 特許庁

To provide a technology for improving the synchronization accuracy of broadcasting station synchronization while suppressing distortion of reproduced voice by using only a system clock provided originally in a portable terminal device without adding a component such as a VCO (voltage controlled oscillator) of 27MHz to the portable terminal device in order to receive digital TV broadcasting by the portable terminal device.例文帳に追加

携帯端末機でデジタルＴＶ放送を受信するため、携帯端末機に２７ＭＨｚのＶＣＯ等の部品を追加せずに、本来、携帯端末機内部に備わるシステムクロックだけを用いて、再生音声の歪みを抑えながら放送局同期の同期精度向上を図る技術を提供する。 - 特許庁

In this clock device 1, equipped with a movement 800 for driving hands by a motor, and a control means 100 for controlling the motor based on a reference signal outputted by an oscillation circuit, the control means 100 has a time mode wherein the hands display the time, and a metronome mode wherein the hands are rocked at a fixed cycle.例文帳に追加

モータにて指針を駆動するムーブメント８００と、発振回路が出力する基準信号に基づいて前記モータを制御する制御手段１００とを備えた時計装置１において、この制御手段１００は、指針が時刻を表示する時計モードと、指針が一定の周期で揺動するメトロノームモードとを有する。 - 特許庁

Preceding conduction means (SW221) controlled by a clock signal (CLK1) makes an output signal line of a first circuit (211), which has positive polarity of a potential higher than a reference potential, and an output signal line of a second circuit (212), which has negative polarity of a potential lower than the reference potential, electrically conductive with each other.例文帳に追加

クロック信号（ＣＬＫ１）により制御される先行導通手段（ＳＷ２２１）は、基準電位より高い電位である正極性を有する第１回路（２１１）の出力信号線と、基準電位より低い電位である負極性を有する第２回路（２１２）の出力信号線とを導通させる。 - 特許庁

The bulletin board information is received through polling from an information source facsimile terminal 22 by using a clock section of the facsimile terminal 21 of this invention every time the acquisition period of bulletin board information registered in advance elapses, and original data of the received bulletin board information are registered to image information memory sections in cross-reference with a bulletin board number.例文帳に追加

遠隔地にある情報元ファクシミリ２２の掲示板をファクシミリ２１の時計部を用いて、予め登録された掲示板情報の獲得周期が経過する度に情報元ファクシミリ２２へポーリング受信を行い、受信した掲示板の原稿データを画情報メモリ部に掲示板番号に対応させて登録するようにする。 - 特許庁

Optical signals in N channels (N is an integer 2 or greater), each having a specified bit rate per channel, are demultiplexed in time division to ultrahigh speed optical signals having a bit rate f, which are then inputted to a timing extraction system to output a timing clock at a frequency f/k (k is a natural number) which is synchronized with the ultrahigh speed signal.例文帳に追加

タイミング抽出系は、各チャネルごとに所定のビットレートを有するNチャネル（Nは2以上の整数）の光信号を時分割多重分離してビットレートｆとなった超高速光信号を入力し、その超高速光信号に同期した周波数ｆ／ｋ（ｋは自然数）のタイミングクロックを出力する。 - 特許庁

This computer system 1 monitors whether the internal temperature of the system exceeds four set temperature t1 to t4 or not and continues the execution of various applications within an on operation guaranteed temperature range by stepwise changing/limiting the clock frequency bands f1 to f3 of the CPU 2 or the power supply of function blocks B1 to B3.例文帳に追加

コンピュータ装置１は、システム内部の温度が、ｔ１〜ｔ４の４つの設定温度を越えたか否かを監視し、ＣＰＵ２のクロック周波数ｆ１〜ｆ３や機能ブロックＢ１〜Ｂ３の電源を段階的に変更・制限することによって、動作保証温度内での各種アプリケーションの実行の継続を図る装置である。 - 特許庁

The printer calculates timing for generating image data for outputting and timings capable of printing (S13 to S16) when the image data are input (S12), generates the image data for outputting by altering the frequency of a clock so as to correspond to timings when the printing can be done (S17, S18) and prints (S19).例文帳に追加

プリンターは、画像データを入力されると（Ｓ１２）、出力用の画像データの生成のタイミングおよび印刷が可能となるタイミングを算出し（Ｓ１３〜Ｓ１６）、印刷が可能となるタイミングに合うように、クロックの周波数を変更して出力用の画像データを生成し（Ｓ１７、Ｓ１８）、印刷を行なう（Ｓ１９）。 - 特許庁

When the PLL circuit 4 and a fixing clock generation circuit 5 are changed over in accordance with a level of an input waveform to apply sampling clocks to an A/D converter 2, a pulse height level of the input waveform is monitored by a pulse height-detecting means 12, so that clocks are changed over according to whether the pulse height level is large or small.例文帳に追加

入力波形のレベルに応じてＰＬＬ回路４と固定クロック発生回路５とを切り替えて、Ａ／Ｄコンバータ２にサンプリングクロックを与える場合において、波高値検出手段１２により入力波形の波高値レベルを監視し、その波高値レベルの大小によってクロックの切り替えを行なう。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

The drive circuit for driving a white LED 20 comprises a charge-transfer device, a capacitor coupled to the charge-transfer device, and a step-up circuit 50 for transforming a power supply voltage Vdd inputted to the charge-transfer device to 1.5Vdd in accordance with a clock CLK applied to the capacitor.例文帳に追加

本発明の駆動回路は、白色ＬＥＤ２０を駆動するものであり、電荷転送素子とこの電荷転送素子に結合されたコンデンサとを含み、コンデンサに印加されるクロックＣＬＫに応じて電荷転送素子に入力される電源電圧Ｖｄｄを１．５Ｖｄｄに変換する昇圧回路５０を備える。 - 特許庁

When the time of the clock section 2 is corrected from a first time of day with respect to a second time of day that is later than the first time of day, the controller refers to the memory unit 3, and detects the pieces of startup setting information set between the first time of day and the second time of day as the information exceeding startup setting.例文帳に追加

また、時計部２の時刻に対して、第一の時刻から、第一の時刻より後の時刻である第二の時刻へ補正が行う際に、記憶部３を参照して、第一の時刻と第二の時刻との間に設定されている起動設定情報を超過起動設定情報として検出する。 - 特許庁

A microcomputer as the master device is configured to enable separate setting of high-level duration and low-level duration of a clock pulse to be output, using a program, High-level duration and low-level duration are each set to a minimum value that satisfies the requirements for constituting communication with a communication destination (S140, S150).例文帳に追加

そして、マスタ装置としてのマイコンは、出力するクロックパルスのハイ時間とロー時間とを、プログラムによって別々に設定可能になっており、そのクロックパルスのハイ時間とロー時間との各々を、通信相手との通信が成立するのに必要な条件を満たす最短の時間に設定する（Ｓ１４０，Ｓ１５０）。 - 特許庁

To prevent a date and time of a clock used for determination of a date and time of acquisition of biological information from being wrongly set or gradually getting faster or slower and correctly set the clocks of a biological information acquisition means arranged in a plurality of locations in different time zones to local dates and times in a health management system.例文帳に追加

本発明は、健康管理システムにおいて、生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンが異なる複数の場所に配置された生体情報取得手段の時計を現地日時に正しく合わせることを課題とする。 - 特許庁

By having this power generating circuit structured so as to form a control circuit, which permits only one operation of a switching device during the boosting period of a boosting clock signal, even if such signals which cause malfunctions due to noises or the like are generated as many times in a circuit for comparing the output voltage with reference voltage generation of wasteful power consumption is prevented.例文帳に追加

ノイズ等により出力電圧と基準電圧を比較する回路に誤動作を起こさせる信号が何度発生しても、昇圧クロック信号の昇圧を行う期間において、スイッチング素子の動作を一度しか許容しないような制御回路を構成することにより、無駄な消費電力の発生を防止する。 - 特許庁

The side of the device 2 is provided with a bar code reading part 2a, a calendar clock 2d characteristic to the television terminal device, a microcomputer 2b judging whether information on the term of validity and equipment identification information are valid or not and a power source control part 2j energizing a television set 3 to make it watchable when the card 1 is valid.例文帳に追加

又テレビ端末装置２側にバーコード読み取り部２ａと、テレビ端末装置固有のカレンダー時計２ｄと、有効期間情報と設備識別情報とが有効か否かを判断するマイコン２ｂと、紙カード１が有効のときテレビ３を通電して視聴可能にする電源制御部２ｊとを設ける。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

An up/down counter 14 counts up the number of clock signals CLK in a period when a DQSEIN signal showing the continuous length of the DQS signal is active, and counts down the number of the falling edges of the DQS signal after preamble corresponding to a data read request, and detects that the count value becomes 0.例文帳に追加

アップダウンカウンタ１４は、ＤＱＳ信号の継続長を表すＤＱＳＥＩＮ信号がアクティブである期間におけるクロック信号ＣＬＫの数をカウントアップし、データリード要求に対応するプリアンブル後のＤＱＳ信号の立ち下がりエッジの数をカウントダウンし、カウント値が０となることを検出する。 - 特許庁