「clock」に関連した英語例文の一覧と使い方(494ページ目) - Weblio英語例文検索

A sample clock timing error measuring part 4 calculates the error direction and the error amount of a sample point by comparing the received IQ signals when ideally receiving known transmission preamble data with the IQ signals output by the A/D converter 2, and sets a phase correction value for correcting the calculated error to a phase shifter 5.例文帳に追加

サンプルクロックタイミング誤差測定部４は、既知の送信プリアンブルデータを理想的に受信した場合の受信ＩＱ信号と、Ａ／Ｄ変換器２により出力されたＩＱ信号を比較しサンプル点の誤差方向及び誤差の量を算出し、位相シフタ５に算出した誤差を補正する位相補正値を設定する。 - 特許庁

A unit control part 21 includes pixel control parts 22 arranged individually in association with a plurality of pixels 40, a timing regulation part 24 adjusting action timing (turning on/off timing of the pixels 40) of the pixel control parts 22, a timing control circuit 25, a counter 26, and a gradation clock adjusting circuit 27.例文帳に追加

ユニット制御部２１は、複数の画素４０のそれぞれに対応させて配置された画素制御部２２と、画素制御部２２の動作タイミング（画素４０の点灯タイミング、消灯タイミング）を調整するタイミング調整部２４と、タイミング制御回路２５と、カウンター２６と、階調クロック調整回路２７とを備える。 - 特許庁

This electronic camera performs AD conversion of an analog signal to be outputted from a CCD image sensor 14 by an A/D converter in an AFE18 and performs DMA transfer of the AD converted digital signal to a RAM22 via a line memory LM1 or LM2 in a signal processing processor 20 based on a basic operation clock.例文帳に追加

この電子カメラは、ＣＣＤイメージセンサ１４から出力されるアナログ信号をＡＦＥ１８内のＡ／Ｄ変換器でＡＤ変換するとともに、このＡＤ変換されたデジタル信号を、基本動作クロックに基づいて信号処理プロセッサ２０内のラインメモリＬＭ１又はＬＭ２を介してＲＡＭ２２にＤＭＡ転送する。 - 特許庁

When the terminal user changes the current terminal time to an arbitrary time, the time managing part 13 updates a time error to a difference between the arbitrary time and the current terminal time, and a clock UI 14 uses the updated time difference and the current terminal time to recalculate and update a terminal display time.例文帳に追加

端末利用者により端末表示時刻を任意の時刻に変更する場合、時刻管理部１３は、その任意の時刻と端末現在時刻との差分に時刻誤差を更新し、時計ＵＩ１４は、更新された時刻時差と端末現在時刻とを用いて端末表示時刻を再計算して更新する。 - 特許庁

The selected number of clock outputs is detected by an inverter output selection number detection circuit 165, and when the selected number becomes large with an increase in the delay value of inverters, tristate inverters 117 to 124, connected in parallel with delay inverters 101 to 108 are turned ON, to make the delay value small.例文帳に追加

インバータ出力選択数検出回路１６５によりクロック出力の選択された数を検出し、インバータ遅延値が大きくなって選択された数が大きくなると遅延用インバータ１０１ないし１０８に並列に接続されたトライステートインバータ１１７ないし１２４をＯＮして、遅延値を小さくする。 - 特許庁

Address data ID succeeding to an address mark AM recording on the address area of the optical disk 10 are detected by an ID detecting part 23, and the ID succeeding to the above address mark are sampled to obtain the ID information, using a data clock corresponding to the frequency of a wobble signal detected in a signal detecting part 22.例文帳に追加

ＩＤ検出部２３は、光ディスク１０のアドレスエリアに記録されているアドレスマークＡＭに続くアドレスデータＩＤを検出し、信号検出部２２において検出されたウォブル信号の周波数に応じたデータクロックを用いて上記アドレスマークに続くＩＤをサンプリングしてＩＤ情報を得る。 - 特許庁

In simulation of the system A, one count is increased whenever a reference clock A as a reference of operation starts, a counter is used where two counts are increased whenever the output level of an A-B signal to be transferred between the systems A and B changes, and the change of the counter is stored.例文帳に追加

複合システムは、システムＡ，Ｂからなり、そのシステムＡのシミュレーションにおいて、動作の基準となる基準クロックＡの立ち上がり毎に１回カウントアップすると共に、システムＡ，Ｂ間でやりとりされることとなるＡ−Ｂ信号の出力レベルが変化する毎に２回カウントアップするカウンタを用い、そのカウンタの変化を記憶する。 - 特許庁

This device has a mode for recording and reproducing video and sound along the same physical format and a mode for recording and reproducing only sound and the device reduces the rotational speed of a disk and lowers a processing clock frequency and recording laser power and reproducing laser power at the time of the mode of only sound as compared with that in the mode of the video and the sound.例文帳に追加

物理フォーマットが同一で、映像および音声を記録・再生するモードと、音声のみを記録・再生するモードをもち、映像および音声のモード時に比して、音声のみのモードでは、ディスクの回転速度を低下させ、処理クロック周波数を下げ、記録レーザーパワーを下げ、再生レーザーパワーを下げる。 - 特許庁

When the digital television broadcast receiver is manufactured, the input value of the controlled voltage generator 12 when the frequency of the system clock signal generated by the VCXO 11 generates reaches 27 MHz as a set value is checked, and this input value is previously written to a nonvolatile memory and made freely readable as a set input value 17 at a proper time.例文帳に追加

ディジタルテレビ放送受信機の製造時では、ＶＣＸＯ11の生成するシステムクロック信号の周波数が設定値の２７ＭＨｚとなる時の制御電圧生成器12の入力値を調べ、この入力値を不揮発メモリにあらかじめ書き込み、かつ適時、設定入力値17として読出し自在としておく。 - 特許庁

To provide a data transmission system capable of performing multi- point sampling and reducing generation probability of transmission errors without frequency-dividing clocks generated by a transmitter side to multiple and transmitting them to a receiver in the data transmission system for which a transmitter and the receiver are connected through plural data lines and clock lines.例文帳に追加

送信装置と受信装置とが複数のデータ線とクロック線とにより接続されたデータ伝送システムにおいて、送信装置側の生成したクロックを逓倍に分周して受信装置に送信しなくとも、多点サンプリングを可能とし、伝送誤りの発生確率を低減することが可能なデータ伝送システムを提供する。 - 特許庁

A packet reception section 10A of a mobile phone 1A receives six packets included in one frame transmitted from a base station and a sample timing control section 20A shifts the sample timing in the A/D converter between first half three packets and latter half three packets in the six packets included in the one frame by a half clock.例文帳に追加

携帯電話機１Ａのパケット受信部１０Ａは、基地局から送信された１フレームに含まれる６つのパケットを受信し、サンプルタイミング制御部２０Ａは、１フレームに含まれる６つのパケットのうち、前半の３パケットと後半の３パケットとで、Ａ／Ｄコンバータにおけるサンプルタイミングを半クロックずらす。 - 特許庁

An output control circuit receives and processes a signal related to a feedback signal generated by the ultrasonic device and a divider reference signal, and generates a compensated clock signal that is adjusted for at least one of phase and frequency differences between the received feedback signal and the divider reference signal.例文帳に追加

出力制御回路は、超音波装置によって発生されたフィードバック信号に関連する信号と分周器基準信号とを受け取って処理し、受信したフィードバック信号と分周器基準信号との間の位相及び周波数の差の少なくとも一方に対して調節した補正クロック信号を発生する。 - 特許庁

This invention provides a method for employing the hitless switching circuit that takes clock, local, frame synchronization between the active system and the standby system and enabling a switching control panel to deviate a switching timing outputted between the active system and the standby system, thereby switching the active transmitter into the standby transmitter, without having to freeze video signal.例文帳に追加

本発明によるヒットレス切替回路は、現用系と予備系のクロック、ローカル、フレーム同期を取ることと、切替制御盤から現用系と予備系に出力する切替タイミングをずらすことによって、映像信号をフリーズすることなく、送信装置を現用系から予備系に切り替えるが可能となる方法を提供する。 - 特許庁

A vertical CCD 13 is driven so as to turn off a backward transfer channel of a charge packet approximately simultaneously with turning on a forward transfer channel of a charge packet in the transfer direction during vertical transfer, so that vertical transfer is performed in such a state that an overlap period of a vertical transfer clock is made long.例文帳に追加

垂直転送時に、転送方向のチャージパケットの前方転送チャネルをオンするのとほぼ同時にチャージパケットの後方転送チャネルをオフするように垂直ＣＣＤ１３を駆動することで、垂直転送クロックのオーバーラップ期間を長くとった状態で垂直転送が行なわれるようにする。 - 特許庁

By analyzing RTL (S2), extracting High Fanout Net (S3), and inserting a buffer for clock tree performed at the time of layout into RTL for the Net (S4), room for improvement in layout is left when performing logical synthesis, and the optimum layout can be performed by taking cell arrangement and wiring region into account by layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、High Fanout Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

In a third pipe line stage, the associative memory core output result in the previous clock cycle is analyzed, and one winner is decided based on specific priority when a plurality of winners are detected in the retrieval result, and distances between the addresses indicating the locations of the lines of the winners and the input data and the winners are encoded for output.例文帳に追加

第３パイプラインステージにおいて、前回のクロックサイクルの前記連想メモリコア出力結果を分析し、検索結果に複数のウィンナがある場合に特定の優先度に基づいて１つのウィンナを決定し、そのウィンナの行の場所を示すアドレスと入力データとウィンナ間の距離を符号化出力する。 - 特許庁

This transmitter realizes the clock function by counting the number of the pulses of a fixed interval generated from the waveform of the AC voltage of a fixed frequency and measuring elapsed time in a soft timer 14 and periodically obtains time-and-date information from a measuring instrument through a measuring instrument side interface 15 so as to correct the measurement error.例文帳に追加

ソフトタイマ１４において一定周波数の交流電圧の波形から生成した一定間隔のパルスの数をカウントして経過時間を計測することにより時計機能を実現し、この計測誤差を修正するために定期的に計量器側インターフェイス１５を介して計量器３から日時情報を取得する。 - 特許庁

Each driver LSI1 has an output control means 1b which stops outputting of clock signals to the source driver LSI1 of the next stage during the outputting of source driver start pulse signals SPI to the source driver LSI1 of the next stage or till a prescribed time that is earlier than the output time.例文帳に追加

上記各ソースドライバＬＳＩ１は、次段のソースドライバＬＳＩ１へのソースドライバ用スタートパルス信号ＳＰＩの出力時、または出力より所定時間だけ早い出力所定時間前まで、上記クロック信号の次段のソースドライバＬＳＩ１への出力を停止する出力制御手段１ｂを有している。 - 特許庁

Since the laser beam is polarized answering to the applied magnetic field, the read data binarizing a read signal according to the test data obtained by the polarization are phase compared with the data clock that the switch timing of the magnetic field generated from the magnetic head 23 is decided, and a phase difference between them is detected.例文帳に追加

その印加した磁界に対応してレーザー光が偏光されるので、その偏光により得られる前記テストデータに応じた読み取り信号を２値化した読み取りデータと磁気ヘッド２３から発生する磁界の切換タイミングが決定されるデータクロックとを位相比較してそれらの位相差を検出する。 - 特許庁

The voltage-controlled oscillation means 4 in the clock converter outputs a noninverting feedback signal for a positive feedback loop from one output terminal of a buffer means 13 configuring part of the positive feedback loop employing a voltage-controlled phase shift means 14 and outputs the PLL feedback signal from the other output terminal.例文帳に追加

クロック変換器中の電圧制御発振手段４は、電圧制御型移相手段１４を用いた正帰還ループの一部を構成するバッファ手段１３の一方の出力端子から正帰還ループ用の正帰還信号を出力し、他方の出力端子からＰＬＬ帰還信号を出力する。 - 特許庁

When the present time clocked by a clock section 13 matches a time resulting from irregularly changing the time set to the time schedule stored in the storage section 13 day by day within a specified time range, a control section 10 controls the load Ld according to ON and OFF instructions on the relevant time schedule.例文帳に追加

制御部１０は、時計部１３により計時される現在時刻が、記憶部１３に記憶されたタイムスケジュールに設定された時刻に対して規定の時間範囲内で日毎に不規則に変化させた時刻と一致するときに当該タイムスケジュールのオンとオフとの指示に従って負荷Ｌｄを制御する。 - 特許庁

A room for improvement in layout remains at the time of logic synthesis by analyzing an RTL (s2), extracting a high fan-out network (s3) and inserting a buffer for a clock tree to be performed at the time of layout into the RTL to the network (s4) and the optimal layout in consideration of the cell arrangement, the wiring area is performed by a layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、ハイファンアウトネットを抽出し（ｓ３）、そのネットに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

Since the filter characteristics can be varied by altering the frequency of a clock signal entering the low-pass filter 1, a plurality of communication protocols can be dealt with through a simple arrangement without causing an increase in operation amount due to increase in the number of taps of the low-pass filter 1 as compared with a conventional example.例文帳に追加

而して、低域通過フィルタ１に入力するクロック信号の周波数を変更することでフィルタ特性を変化させるので、従来例に比較して低域通過フィルタ１のタップ数増加による演算量の増加を伴わずに簡単な構成で複数の通信規格に対応することが可能となる。 - 特許庁

In this communication device of a crystal-less oscillator and this self-calibrated embedded virtual crystal clock output method, a reference signal is provided, by one-side communication device at both transmission and reception ends of a communication system, to the other-side communication device, and the other-side communication device generates a corresponding reference frequency based on the reference signal.例文帳に追加

無石英発振器の通信装置と自動校正する嵌入式バーチャル水晶クロック出力方法は、通信システムの送受信両端の一通信装置により、もう一つの通信装置に参考信号を提供し、通信装置は、この参考信号を元に、対応する参考周波数を生成することができる。 - 特許庁

Signal lines L1-L5 severally branch off to be connected to D terminals of the FFs 11-15, and a clock signal CLK, a write-enable signal WEN, a chip select signal CEN, an input data signal DI, and an address signal A are inputted into the scan FFs 11-15 via the signal lines L1 to L5, respectively.例文帳に追加

信号線Ｌ１〜Ｌ５は、それぞれ分岐してスキャンＦＦ１１〜１５のＤ端子に接続されており、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ１〜Ｌ５を介してスキャンＦＦ１１〜１５に入力される。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。 - 特許庁

In the clock which is equipped with a dial 30 having the pointer 23 and a drive mechanism 40 rotating the pointer 23, the scale 31 disposed on the dial 30 is shifted partially, thereby reducing misalignment of the pointer 23 to the scale 31 caused by the backlash of the drive mechanism 40.例文帳に追加

指針２３が配置された文字板３０と、指針２３を回転させる駆動機構４０とを備えた時計において、文字板３０に設ける目盛３１を部分的にずらすことにより、駆動機構４０のバックラッシュに起因する指針２３と目盛３１との位置ずれを小さくした構成の時計である。 - 特許庁

A gate signal GS corresponding to the normal width of a data pulse DP is generated on the basis of timing at which a comparator 31 detects a clock pulse CP, and the number of the edges of the pulse DP is counted on the basis of how many times the pulse height of the data pulse DP received while the gate signal GS is on becomes larger/smaller than a reference value.例文帳に追加

コンパレータ３１がクロックパルスＣＰを検出したタイミングに基づき、データパルスＤＰの正規の幅に対応したゲート信号ＧＳを生成し、そのゲート信号ＧＳのオンの間に受信したデータパルスＤＰの波高値が、何回、基準値との大小関係を反転したかに基づき、パルスＤＰのエッジ数をカウントする。 - 特許庁

To easily increase simulation speed by employing cycle simulation means for simulating functional modules constituting LSI on a plurality of clock signal cycles and means for temporarily simulating functional modules with assumed inputs thereto before actual execution, and using temporary execution results later for high speed actual simulation.例文帳に追加

同期回路のシミュレーション高速化には、サイクルベース方式が有効であるが、大規模なシステムＬＳＩのシミュレーションでは、システムＬＳＩの１チップシミュレーションでは、すべての機能モジュールが均等に動作することは少なく、特定の機能モジュールのみが活発に動作し、他のモジュールはほとんど動作しない場合が多い。 - 特許庁

Since the CPU 25 extracts the DC component level, an AC component level and the clock component from the data signal and analyzes the information and displays the respective states, or the information of the fault location obtained from the respective states or the both on a display section 26, a user can recognize the fault state, on the basis of this information.例文帳に追加

ＣＰＵ２５は直流成分レベル、交流成分レベル、データ信号からクロック成分を抽出し、これらの情報を解析し、それぞれの状態、又はそれぞれの状態から得た異常発生個所の情報、又はその両方を表示部２６に表示するので、この情報により異常状態を知ることができる。 - 特許庁

A PLL changeover control circuit 124 is provided with a 2nd control means that restores a transition state of PLL changeover control by a 1st control means to an original state in the case that a stop condition of PLL changeover holds before an output clock signal of a PLL circuit is selected by a selection means.例文帳に追加

ＰＬＬ回路の出力クロック信号が選択手段によって選択される前にＰＬＬ切り換えの中止条件が成立した場合に、第１制御手段によるＰＬＬ切り換え制御の遷移状態をもとの状態に戻すための第２制御手段をＰＬＬ切り換え制御回路１２４に設ける。 - 特許庁

The ink-jet printer having a head cleaning function is provided with a timer circuit or a date/clock circuit, a main DC power switch controllable from a CPU, and a means performing head cleaning function from power off state (power save state) at a preset interval according to a program of the CPU.例文帳に追加

ヘッドクリーニング機能を有するインクジェットプリンタにおいて、タイマー回路もしくは日付時計回路を設け、ＣＰＵから制御可能のメインＤＣ電源スイッチを設け、ＣＰＵのプログラムによりあらかじめ設定された間隔において電源オフ状態（パワーセーブ状態）からヘッドクリーニング動作を行う手段を設ける。 - 特許庁

When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, and calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.例文帳に追加

１６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁

A both edges detecting part 13 detects transition timing of an output clock VCO_CK of a voltage controlled oscillator 21 in a PLL 12, and controls the voltage controlled oscillator 15 so as to make the oscillation frequency of the voltage controlled oscillator 15 the same as the oscillation frequency of the voltage controlled oscillator 21 in the PLL 12.例文帳に追加

両エッジ検出部１３は、ＰＬＬ１２内の電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数がＰＬＬ１２内の電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。 - 特許庁

A signal transmission circuit 153 outputs an image signal to a power supply superposition circuit 18 in a period when a vertical synchronizing signal from a synchronizing signal generation circuit 14 is high and outputs a clock regeneration signal to the power supply superposition circuit 18 in a period when the vertical synchronizing signal is low.例文帳に追加

信号送信回路１５３は、同期信号発生回路１４からの垂直同期信号がＨＩＧＨの期間内では映像信号を電源重畳回路１８に出力し、垂直同期信号がＬＯＷの期間内ではクロック再生用信号を電源重畳回路１８に出力する。 - 特許庁

An engine control ECU 1 comprises a main microcomputer 10 executing an principal engine control such as fuel injection control, and generating a reference clock signal (1 MHz) to be supplied to each part of the engine control ECU 1, and a sub-microcomputer 40 executing other controls which cannot be processed by the main microcomputer 10 (knock control, etc.).例文帳に追加

エンジン制御ＥＣＵ１は、燃料噴射制御等の主要なエンジン制御を実行するとともに、当該エンジン制御ＥＣＵ１の各部に供給する基準クロック信号（１ＭＨｚ）を生成するメインマイコン１０と、メインマイコン１０で処理しきれない他の制御（ノック制御等）を実行するサブマイコン４０とを備える。 - 特許庁

To provide a colored silver alloy which shows a brilliant color, inhibits the sulphidization of silver, does not lose a decorative effect and is preferably used particularly in an ornament, a decoration member and components for a clock and glasses; a silver clay composition; and a method for manufacturing a sintered article of colored silver.例文帳に追加

華やかな色彩を呈し、且つ、銀の硫化を抑えて装飾効果を損なうことがない有色銀合金であって、特に装飾品や装飾部材、時計部品、メガネ部品などに好適に用いることができる有色銀合金、銀粘土組成物、及び有色銀焼結品の製造方法を提供する。 - 特許庁

When no transfer request is made from a group of first circuit modules in a prescribed period designated by the set value of the register, the router stops the synchronizing clock signal of the circuit section which processes the transfer request from the group of first circuit modules until the transfer request is newly made from the group of first circuit modules.例文帳に追加

ルータは、レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないとき、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する。 - 特許庁

To provide a digital data reproducing apparatus and a digital data reproducing method having high reliability to make possible a synchronous control between the data reproduced from a user data area and a recovered channel clock when a waveform value level after PR equalization is also set to a PR class of a value from 5 to 7.例文帳に追加

この発明は、ＰＲ等化後の波形値のレベルが５乃至７となるＰＲクラスの場合にも、ユーザデータ領域で再生されたデータとリカバリされたチャネルクロックとの同期制御を、高い信頼性をもって可能とし得るデジタルデータ再生装置及びデジタルデータ再生方法を提供することを目的としている。 - 特許庁

The clock displays functional information of the portable information apparatus by the pointer or mechanically in addition to the time display.例文帳に追加

筐体が開閉構造となるフリップ式の携帯情報機器において、筐体を閉じたときに外側となる部分に、針式のアナログ時計又は機械的に時刻表示を行う時計が設けられた携帯情報機器であって、前記時計は、前記時計表示以外に当該携帯情報機器の機能情報を針式又は機械的に表示することを特徴とする。 - 特許庁

Data wr_data are stored in a dual port memory 101 according to a write request wr_req from a CPU 20, and a write request wr_req and the address adrs of data are temporally shifted synchronously with a clock by an address adjusting part 102 and a write adjusting part 103.例文帳に追加

ＣＰＵ２０からのライト要求ｗｒ＿ｒｅｑに従ってデュアルポートメモリ１０１にデータｗｒ＿ｄａｔａを格納し、アドレス調整部１０２およびライト調整部１０３によって、ライト要求ｗｒ＿ｒｅｑおよびデータのアドレスａｄｒｓをクロックｃｌｏｃｋに同期して時間的にシフトさせる。 - 特許庁

When two data sequences are connected and edited, a clock detector 31 detects the time reference information corresponding to the last access unit of previous data disposed before the connecting point of the data sequence after editing and time reference information corresponding to an initial access unit of the rear data disposed after the connecting point.例文帳に追加

２つのデータ列を接続編集する際に、クロック検出器３１は、編集後のデータ列の接続点より前に位置する前データの最後のアクセスユニットに対応する時間基準情報と、前記接続点より後に位置する後データの最初のアクセスユニットに対応する時間基準情報とを検出する。 - 特許庁

To provide a digital display signal processing circuit dissolving such weak points as increasing the current consumption due to use of a signal source clock from a PLL circuit, increasing the cost because of requiring the adjustment process of the PLL circuit, and not being able to correctly sample an inputted digital display signal.例文帳に追加

ＰＬＬ回路からの信号源クロックを用いるため消費電流が増大し、またＰＬＬ回路の調整工程が必要となるためコストがかかり、更に入力されるデジタル表示信号を正しくサンプリングすることができないという欠点を解消したデジタル表示信号回路を提供する。 - 特許庁

Furthermore, a row decoder enable signal RDENT and the sense amplifier enable signal and the bit line precharge signal SAET are held at low level, generated by a 4th delay circuit 110, after a rising edge of the clock signal CLK so as to obtain the timing of precharging the couple of bit lines BL and /BL.例文帳に追加

また、クロック信号ＣＬＫの立ち上がりエッジから、第４の遅延回路１１０により生成された遅延時間後に、ローデコーダイネ−ブル信号ＲＤＥＮＴ及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴをローレベルにすることにより、ビット線対ＢＬ，／ＢＬをプリチャージするタイミングを得る。 - 特許庁

The diversity receiver for compositing or selecting reception signals received by a plurality of antennas 21 to 25 composites the reception signals at a ratio based on the quality of reception signals of respective branches (11), and controls a sampling clock of the diversity receiver on the basis of a composited result.例文帳に追加

複数のアンテナ２１〜２５によって受信した受信信号を合成あるいは選択するダイバーシチ受信機において、上記受信信号をそれぞれのブランチの受信信号品質に基づいた比率で合成し（１１）、合成した結果に基づいてダイバーシチ受信機のサンプリングクロックを制御することを特徴とする。 - 特許庁